fd6ac9ba6f7a645d9a3a5ef3931d0ad526892320
[people/xl0/gpxe.git] / src / include / pci.h
1 #ifndef PCI_H
2 #define PCI_H
3
4 /*
5 ** Support for NE2000 PCI clones added David Monro June 1997
6 ** Generalised for other PCI NICs by Ken Yap July 1997
7 **
8 ** Most of this is taken from:
9 **
10 ** /usr/src/linux/drivers/pci/pci.c
11 ** /usr/src/linux/include/linux/pci.h
12 ** /usr/src/linux/arch/i386/bios32.c
13 ** /usr/src/linux/include/linux/bios32.h
14 ** /usr/src/linux/drivers/net/ne.c
15 */
16
17 /*
18  * This program is free software; you can redistribute it and/or
19  * modify it under the terms of the GNU General Public License as
20  * published by the Free Software Foundation; either version 2, or (at
21  * your option) any later version.
22  */
23
24 #include "stdint.h"
25 #include "pci_ids.h"
26 #include "dev.h"
27
28 /*
29  * PCI constants
30  *
31  */
32
33 #define PCI_COMMAND_IO                  0x1     /* Enable response in I/O space */
34 #define PCI_COMMAND_MEM                 0x2     /* Enable response in mem space */
35 #define PCI_COMMAND_MASTER              0x4     /* Enable bus mastering */
36 #define PCI_LATENCY_TIMER               0x0d    /* 8 bits */
37 #define PCI_COMMAND_SPECIAL             0x8     /* Enable response to special cycles */
38 #define PCI_COMMAND_INVALIDATE          0x10    /* Use memory write and invalidate */
39 #define  PCI_COMMAND_VGA_PALETTE 0x20   /* Enable palette snooping */
40 #define  PCI_COMMAND_PARITY     0x40    /* Enable parity checking */
41 #define  PCI_COMMAND_WAIT       0x80    /* Enable address/data stepping */
42 #define  PCI_COMMAND_SERR       0x100   /* Enable SERR */
43 #define  PCI_COMMAND_FAST_BACK  0x200   /* Enable back-to-back writes */
44
45
46 #define PCI_VENDOR_ID           0x00    /* 16 bits */
47 #define PCI_DEVICE_ID           0x02    /* 16 bits */
48 #define PCI_COMMAND             0x04    /* 16 bits */
49
50 #define PCI_STATUS              0x06    /* 16 bits */
51 #define  PCI_STATUS_CAP_LIST    0x10    /* Support Capability List */
52 #define  PCI_STATUS_66MHZ       0x20    /* Support 66 Mhz PCI 2.1 bus */
53 #define  PCI_STATUS_UDF         0x40    /* Support User Definable Features [obsolete] */
54 #define  PCI_STATUS_FAST_BACK   0x80    /* Accept fast-back to back */
55 #define  PCI_STATUS_PARITY      0x100   /* Detected parity error */
56 #define  PCI_STATUS_DEVSEL_MASK 0x600   /* DEVSEL timing */
57 #define  PCI_STATUS_DEVSEL_FAST 0x000   
58 #define  PCI_STATUS_DEVSEL_MEDIUM 0x200
59 #define  PCI_STATUS_DEVSEL_SLOW 0x400
60 #define  PCI_STATUS_SIG_TARGET_ABORT 0x800 /* Set on target abort */
61 #define  PCI_STATUS_REC_TARGET_ABORT 0x1000 /* Master ack of " */
62 #define  PCI_STATUS_REC_MASTER_ABORT 0x2000 /* Set on master abort */
63 #define  PCI_STATUS_SIG_SYSTEM_ERROR 0x4000 /* Set when we drive SERR */
64 #define  PCI_STATUS_DETECTED_PARITY 0x8000 /* Set on parity error */
65
66 #define PCI_REVISION            0x08    /* 8 bits  */
67 #define PCI_REVISION_ID         0x08    /* 8 bits  */
68 #define PCI_CLASS_REVISION      0x08    /* 32 bits  */
69 #define PCI_CLASS_CODE          0x0b    /* 8 bits */
70 #define PCI_SUBCLASS_CODE       0x0a    /* 8 bits */
71 #define PCI_HEADER_TYPE         0x0e    /* 8 bits */
72 #define  PCI_HEADER_TYPE_NORMAL 0
73 #define  PCI_HEADER_TYPE_BRIDGE 1
74 #define  PCI_HEADER_TYPE_CARDBUS 2
75
76
77 /* Header type 0 (normal devices) */
78 #define PCI_CARDBUS_CIS         0x28
79 #define PCI_SUBSYSTEM_VENDOR_ID 0x2c
80 #define PCI_SUBSYSTEM_ID        0x2e  
81
82 #define PCI_BASE_ADDRESS_0      0x10    /* 32 bits */
83 #define PCI_BASE_ADDRESS_1      0x14    /* 32 bits */
84 #define PCI_BASE_ADDRESS_2      0x18    /* 32 bits */
85 #define PCI_BASE_ADDRESS_3      0x1c    /* 32 bits */
86 #define PCI_BASE_ADDRESS_4      0x20    /* 32 bits */
87 #define PCI_BASE_ADDRESS_5      0x24    /* 32 bits */
88
89 #define PCI_BASE_ADDRESS_MEM_TYPE_MASK 0x06
90 #define PCI_BASE_ADDRESS_MEM_TYPE_32    0x00    /* 32 bit address */
91 #define PCI_BASE_ADDRESS_MEM_TYPE_1M    0x02    /* Below 1M [obsolete] */
92 #define PCI_BASE_ADDRESS_MEM_TYPE_64    0x04    /* 64 bit address */
93
94 #ifndef PCI_BASE_ADDRESS_IO_MASK
95 #define PCI_BASE_ADDRESS_IO_MASK       (~0x03)
96 #endif
97 #ifndef PCI_BASE_ADDRESS_MEM_MASK
98 #define PCI_BASE_ADDRESS_MEM_MASK       (~0x0f)
99 #endif
100 #define PCI_BASE_ADDRESS_SPACE_IO       0x01
101 #define PCI_ROM_ADDRESS         0x30    /* 32 bits */
102 #define PCI_ROM_ADDRESS_ENABLE  0x01    /* Write 1 to enable ROM,
103                                            bits 31..11 are address,
104                                            10..2 are reserved */
105
106 #define PCI_CAPABILITY_LIST     0x34    /* Offset of first capability list entry */
107
108 #define PCI_INTERRUPT_LINE      0x3c    /* IRQ number (0-15) */
109 #define PCI_INTERRUPT_PIN       0x3d    /* IRQ pin on PCI bus (A-D) */
110
111 /* Header type 1 (PCI-to-PCI bridges) */
112 #define PCI_PRIMARY_BUS         0x18    /* Primary bus number */
113 #define PCI_SECONDARY_BUS       0x19    /* Secondary bus number */
114 #define PCI_SUBORDINATE_BUS     0x1a    /* Highest bus number behind the bridge */
115 #define PCI_SEC_LATENCY_TIMER   0x1b    /* Latency timer for secondary interface */
116 #define PCI_IO_BASE             0x1c    /* I/O range behind the bridge */
117 #define PCI_IO_LIMIT            0x1d
118 #define  PCI_IO_RANGE_TYPE_MASK 0x0f    /* I/O bridging type */
119 #define  PCI_IO_RANGE_TYPE_16   0x00
120 #define  PCI_IO_RANGE_TYPE_32   0x01
121 #define  PCI_IO_RANGE_MASK      ~0x0f
122 #define PCI_SEC_STATUS          0x1e    /* Secondary status register, only bit 14 used */
123 #define PCI_MEMORY_BASE         0x20    /* Memory range behind */
124 #define PCI_MEMORY_LIMIT        0x22
125 #define  PCI_MEMORY_RANGE_TYPE_MASK 0x0f
126 #define  PCI_MEMORY_RANGE_MASK  ~0x0f
127 #define PCI_PREF_MEMORY_BASE    0x24    /* Prefetchable memory range behind */
128 #define PCI_PREF_MEMORY_LIMIT   0x26
129 #define  PCI_PREF_RANGE_TYPE_MASK 0x0f
130 #define  PCI_PREF_RANGE_TYPE_32 0x00
131 #define  PCI_PREF_RANGE_TYPE_64 0x01
132 #define  PCI_PREF_RANGE_MASK    ~0x0f
133 #define PCI_PREF_BASE_UPPER32   0x28    /* Upper half of prefetchable memory range */
134 #define PCI_PREF_LIMIT_UPPER32  0x2c
135 #define PCI_IO_BASE_UPPER16     0x30    /* Upper half of I/O addresses */
136 #define PCI_IO_LIMIT_UPPER16    0x32
137 /* 0x34 same as for htype 0 */
138 /* 0x35-0x3b is reserved */
139 #define PCI_ROM_ADDRESS1        0x38    /* Same as PCI_ROM_ADDRESS, but for htype 1 */
140 /* 0x3c-0x3d are same as for htype 0 */
141 #define PCI_BRIDGE_CONTROL      0x3e
142 #define  PCI_BRIDGE_CTL_PARITY  0x01    /* Enable parity detection on secondary interface */
143 #define  PCI_BRIDGE_CTL_SERR    0x02    /* The same for SERR forwarding */
144 #define  PCI_BRIDGE_CTL_NO_ISA  0x04    /* Disable bridging of ISA ports */
145 #define  PCI_BRIDGE_CTL_VGA     0x08    /* Forward VGA addresses */
146 #define  PCI_BRIDGE_CTL_MASTER_ABORT 0x20  /* Report master aborts */
147 #define  PCI_BRIDGE_CTL_BUS_RESET 0x40  /* Secondary bus reset */
148 #define  PCI_BRIDGE_CTL_FAST_BACK 0x80  /* Fast Back2Back enabled on secondary interface */
149
150 #define PCI_CB_CAPABILITY_LIST  0x14
151
152 /* Capability lists */
153
154 #define PCI_CAP_LIST_ID         0       /* Capability ID */
155 #define  PCI_CAP_ID_PM          0x01    /* Power Management */
156 #define  PCI_CAP_ID_AGP         0x02    /* Accelerated Graphics Port */
157 #define  PCI_CAP_ID_VPD         0x03    /* Vital Product Data */
158 #define  PCI_CAP_ID_SLOTID      0x04    /* Slot Identification */
159 #define  PCI_CAP_ID_MSI         0x05    /* Message Signalled Interrupts */
160 #define  PCI_CAP_ID_CHSWP       0x06    /* CompactPCI HotSwap */
161 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
162 #define PCI_CAP_FLAGS           2       /* Capability defined flags (16 bits) */
163 #define PCI_CAP_SIZEOF          4
164
165 /* Power Management Registers */
166
167 #define PCI_PM_PMC              2       /* PM Capabilities Register */
168 #define  PCI_PM_CAP_VER_MASK    0x0007  /* Version */
169 #define  PCI_PM_CAP_PME_CLOCK   0x0008  /* PME clock required */
170 #define  PCI_PM_CAP_RESERVED    0x0010  /* Reserved field */
171 #define  PCI_PM_CAP_DSI         0x0020  /* Device specific initialization */
172 #define  PCI_PM_CAP_AUX_POWER   0x01C0  /* Auxilliary power support mask */
173 #define  PCI_PM_CAP_D1          0x0200  /* D1 power state support */
174 #define  PCI_PM_CAP_D2          0x0400  /* D2 power state support */
175 #define  PCI_PM_CAP_PME         0x0800  /* PME pin supported */
176 #define  PCI_PM_CAP_PME_MASK    0xF800  /* PME Mask of all supported states */
177 #define  PCI_PM_CAP_PME_D0      0x0800  /* PME# from D0 */
178 #define  PCI_PM_CAP_PME_D1      0x1000  /* PME# from D1 */
179 #define  PCI_PM_CAP_PME_D2      0x2000  /* PME# from D2 */
180 #define  PCI_PM_CAP_PME_D3      0x4000  /* PME# from D3 (hot) */
181 #define  PCI_PM_CAP_PME_D3cold  0x8000  /* PME# from D3 (cold) */
182 #define PCI_PM_CTRL             4       /* PM control and status register */
183 #define  PCI_PM_CTRL_STATE_MASK 0x0003  /* Current power state (D0 to D3) */
184 #define  PCI_PM_CTRL_PME_ENABLE 0x0100  /* PME pin enable */
185 #define  PCI_PM_CTRL_DATA_SEL_MASK      0x1e00  /* Data select (??) */
186 #define  PCI_PM_CTRL_DATA_SCALE_MASK    0x6000  /* Data scale (??) */
187 #define  PCI_PM_CTRL_PME_STATUS 0x8000  /* PME pin status */
188 #define PCI_PM_PPB_EXTENSIONS   6       /* PPB support extensions (??) */
189 #define  PCI_PM_PPB_B2_B3       0x40    /* Stop clock when in D3hot (??) */
190 #define  PCI_PM_BPCC_ENABLE     0x80    /* Bus power/clock control enable (??) */
191 #define PCI_PM_DATA_REGISTER    7       /* (??) */
192 #define PCI_PM_SIZEOF           8
193
194 /* AGP registers */
195
196 #define PCI_AGP_VERSION         2       /* BCD version number */
197 #define PCI_AGP_RFU             3       /* Rest of capability flags */
198 #define PCI_AGP_STATUS          4       /* Status register */
199 #define  PCI_AGP_STATUS_RQ_MASK 0xff000000      /* Maximum number of requests - 1 */
200 #define  PCI_AGP_STATUS_SBA     0x0200  /* Sideband addressing supported */
201 #define  PCI_AGP_STATUS_64BIT   0x0020  /* 64-bit addressing supported */
202 #define  PCI_AGP_STATUS_FW      0x0010  /* FW transfers supported */
203 #define  PCI_AGP_STATUS_RATE4   0x0004  /* 4x transfer rate supported */
204 #define  PCI_AGP_STATUS_RATE2   0x0002  /* 2x transfer rate supported */
205 #define  PCI_AGP_STATUS_RATE1   0x0001  /* 1x transfer rate supported */
206 #define PCI_AGP_COMMAND         8       /* Control register */
207 #define  PCI_AGP_COMMAND_RQ_MASK 0xff000000  /* Master: Maximum number of requests */
208 #define  PCI_AGP_COMMAND_SBA    0x0200  /* Sideband addressing enabled */
209 #define  PCI_AGP_COMMAND_AGP    0x0100  /* Allow processing of AGP transactions */
210 #define  PCI_AGP_COMMAND_64BIT  0x0020  /* Allow processing of 64-bit addresses */
211 #define  PCI_AGP_COMMAND_FW     0x0010  /* Force FW transfers */
212 #define  PCI_AGP_COMMAND_RATE4  0x0004  /* Use 4x rate */
213 #define  PCI_AGP_COMMAND_RATE2  0x0002  /* Use 2x rate */
214 #define  PCI_AGP_COMMAND_RATE1  0x0001  /* Use 1x rate */
215 #define PCI_AGP_SIZEOF          12
216
217 /* Slot Identification */
218
219 #define PCI_SID_ESR             2       /* Expansion Slot Register */
220 #define  PCI_SID_ESR_NSLOTS     0x1f    /* Number of expansion slots available */
221 #define  PCI_SID_ESR_FIC        0x20    /* First In Chassis Flag */
222 #define PCI_SID_CHASSIS_NR      3       /* Chassis Number */
223
224 /* Message Signalled Interrupts registers */
225
226 #define PCI_MSI_FLAGS           2       /* Various flags */
227 #define  PCI_MSI_FLAGS_64BIT    0x80    /* 64-bit addresses allowed */
228 #define  PCI_MSI_FLAGS_QSIZE    0x70    /* Message queue size configured */
229 #define  PCI_MSI_FLAGS_QMASK    0x0e    /* Maximum queue size available */
230 #define  PCI_MSI_FLAGS_ENABLE   0x01    /* MSI feature enabled */
231 #define PCI_MSI_RFU             3       /* Rest of capability flags */
232 #define PCI_MSI_ADDRESS_LO      4       /* Lower 32 bits */
233 #define PCI_MSI_ADDRESS_HI      8       /* Upper 32 bits (if PCI_MSI_FLAGS_64BIT set) */
234 #define PCI_MSI_DATA_32         8       /* 16 bits of data for 32-bit devices */
235 #define PCI_MSI_DATA_64         12      /* 16 bits of data for 64-bit devices */
236 /*
237  * A physical PCI device
238  *
239  */
240 struct pci_device {
241         char *                  magic; /* must be first */
242         const char *            name;
243         uint32_t                membase;        /* BAR 1 */
244         uint32_t                ioaddr;         /* first IO BAR */
245         uint16_t                vendor, dev_id;
246         uint16_t                class;
247         uint16_t                busdevfn;
248         uint8_t                 revision;
249         uint8_t                 irq;
250         uint8_t                 already_tried;
251 };
252 #define PCI_BUS(busdevfn)       ( ( uint8_t ) ( ( (busdevfn) >> 8 ) & 0xff ) )
253 #define PCI_DEV(busdevfn)       ( ( uint8_t ) ( ( (busdevfn) >> 3 ) & 0x1f ) )
254 #define PCI_FUNC(busdevfn)      ( ( uint8_t ) ( (busdevfn) & 0x07 ) )
255 #define PCI_FN0(busdevfn)       ( ( uint16_t ) ( (busdevfn) & 0xfff8 ) )
256
257 /*
258  * An individual PCI device identified by vendor and device IDs
259  *
260  */
261 struct pci_id {
262         unsigned short vendor, dev_id;
263         const char *name;
264 };
265
266 /*
267  * PCI_ROM is used to build up entries in a struct pci_id array.  It
268  * is also parsed by parserom.pl to generate Makefile rules and files
269  * for rom-o-matic.
270  */
271 #define PCI_ROM( rom_vendor, rom_dev_id, rom_name, rom_description ) {  \
272         .vendor = rom_vendor,                                           \
273         .dev_id = rom_dev_id,                                           \
274         .name = rom_name,                                               \
275 }
276
277 /*
278  * A PCI driver, with a device ID (struct pci_id) table and an
279  * optional class.
280  *
281  * Set the class to something other than PCI_NO_CLASS if the driver
282  * can handle an entire class of devices.
283  *
284  */
285 struct pci_driver {
286         const char *name;
287         struct pci_id *ids;
288         int id_count;
289         uint16_t class;
290 };
291 #define PCI_NO_CLASS 0
292
293 /*
294  * Define a PCI driver.
295  *
296  */
297 #define PCI_DRIVER( driver_name, pci_ids, pci_class ) {                 \
298         .name = driver_name,                                            \
299         .ids = pci_ids,                                                 \
300         .id_count = sizeof ( pci_ids ) / sizeof ( pci_ids[0] ),         \
301         .class = pci_class,                                             \
302 }
303
304 /*
305  * These are the functions we expect pci_io.c to provide.
306  *
307  */
308 extern int pci_read_config_byte ( struct pci_device *dev, unsigned int where,
309                                   uint8_t *value );
310 extern int pci_write_config_byte ( struct pci_device *dev, unsigned int where,
311                                    uint8_t value );
312 extern int pci_read_config_word ( struct pci_device *dev, unsigned int where,
313                                   uint16_t *value );
314 extern int pci_write_config_word ( struct pci_device *dev, unsigned int where,
315                                    uint16_t value );
316 extern int pci_read_config_dword ( struct pci_device *dev, unsigned int where,
317                                    uint32_t *value );
318 extern int pci_write_config_dword ( struct pci_device *dev, unsigned int where,
319                                     uint32_t value );
320 extern unsigned long pci_bus_base ( struct pci_device *dev );
321
322 /*
323  * pci_io.c is allowed to overwrite pci_max_bus if it knows what the
324  * highest bus in the system will be.
325  *
326  */
327 extern unsigned int pci_max_bus;
328
329 /*
330  * Functions in pci.c
331  *
332  */
333 extern int find_pci_device ( struct pci_device *pci,
334                              struct pci_driver *driver );
335 extern int find_pci_boot_device ( struct dev *dev, struct pci_driver *driver );
336 extern void adjust_pci_device ( struct pci_device *pci );
337 extern unsigned long pci_bar_start ( struct pci_device *pci,
338                                      unsigned int bar );
339 extern unsigned long pci_bar_size ( struct pci_device *pci, unsigned int bar );
340 extern int pci_find_capability ( struct pci_device *pci, int capability );
341
342 #endif  /* PCI_H */