Update to use the generic i2c bit-bashing code.
[people/xl0/gpxe.git] / src / drivers / net / etherfabric.c
1 /**************************************************************************
2  *
3  * Etherboot driver for Level 5 Etherfabric network cards
4  *
5  * Written by Michael Brown <mbrown@fensystems.co.uk>
6  *
7  * Copyright Fen Systems Ltd. 2005
8  * Copyright Level 5 Networks Inc. 2005
9  *
10  * This software may be used and distributed according to the terms of
11  * the GNU General Public License (GPL), incorporated herein by
12  * reference.  Drivers based on or derived from this code fall under
13  * the GPL and must retain the authorship, copyright and license
14  * notice.
15  *
16  **************************************************************************
17  */
18
19 #include "etherboot.h"
20 #include "nic.h"
21 #include <gpxe/pci.h>
22 #include <gpxe/bitbash.h>
23 #include <gpxe/i2c.h>
24 #include "timer.h"
25 #define dma_addr_t unsigned long
26 #include "etherfabric.h"
27
28 /**************************************************************************
29  *
30  * Constants and macros
31  *
32  **************************************************************************
33  */
34
35 #define EFAB_ASSERT(x)                                                        \
36         do {                                                                  \
37                 if ( ! (x) ) {                                                \
38                         DBG ( "ASSERT(%s) failed at %s line %d [%s]\n", #x,   \
39                               __FILE__, __LINE__, __FUNCTION__ );             \
40                 }                                                             \
41         } while (0)
42
43 #define EFAB_TRACE(...)
44
45 #define EFAB_REGDUMP(...)
46
47 #define FALCON_USE_IO_BAR 1
48
49 /*
50  * EtherFabric constants 
51  *
52  */
53
54 /* PCI Definitions */
55 #define EFAB_VENDID_LEVEL5      0x1924
56 #define FALCON_P_DEVID          0x0703  /* Temporary PCI ID */
57 #define EF1002_DEVID            0xC101
58
59 /**************************************************************************
60  *
61  * Data structures
62  *
63  **************************************************************************
64  */
65
66 /*
67  * Buffers used for TX, RX and event queue
68  *
69  */
70 #define EFAB_BUF_ALIGN          4096
71 #define EFAB_DATA_BUF_SIZE      2048
72 #define EFAB_RX_BUFS            16
73 #define EFAB_RXD_SIZE           512
74 #define EFAB_TXD_SIZE           512
75 #define EFAB_EVQ_SIZE           512
76 struct efab_buffers {
77         uint8_t eventq[4096];
78         uint8_t rxd[4096];
79         uint8_t txd[4096];
80         uint8_t tx_buf[EFAB_DATA_BUF_SIZE];
81         uint8_t rx_buf[EFAB_RX_BUFS][EFAB_DATA_BUF_SIZE];
82         uint8_t padding[EFAB_BUF_ALIGN-1];
83 };
84 static struct efab_buffers efab_buffers;
85
86 /** An RX buffer */
87 struct efab_rx_buf {
88         uint8_t *addr;
89         unsigned int len;
90         int id;
91 };
92
93 /** A TX buffer */
94 struct efab_tx_buf {
95         uint8_t *addr;
96         unsigned int len;
97         int id;
98 };
99
100 /** Etherfabric event type */
101 enum efab_event_type {
102         EFAB_EV_NONE = 0,
103         EFAB_EV_TX,
104         EFAB_EV_RX,
105 };
106
107 /** Etherfabric event */
108 struct efab_event {
109         /** Event type */
110         enum efab_event_type type;
111         /** RX buffer ID */
112         int rx_id;
113         /** RX length */
114         unsigned int rx_len;
115 };
116
117 /*
118  * Etherfabric abstraction layer
119  *
120  */
121 struct efab_nic;
122 struct efab_operations {
123         void ( * get_membase ) ( struct efab_nic *efab );
124         int ( * reset ) ( struct efab_nic *efab );
125         int ( * init_nic ) ( struct efab_nic *efab );
126         int ( * read_eeprom ) ( struct efab_nic *efab );
127         void ( * build_rx_desc ) ( struct efab_nic *efab,
128                                    struct efab_rx_buf *rx_buf );
129         void ( * notify_rx_desc ) ( struct efab_nic *efab );
130         void ( * build_tx_desc ) ( struct efab_nic *efab,
131                                    struct efab_tx_buf *tx_buf );
132         void ( * notify_tx_desc ) ( struct efab_nic *efab );
133         int ( * fetch_event ) ( struct efab_nic *efab,
134                                 struct efab_event *event );
135         void ( * mask_irq ) ( struct efab_nic *efab, int enabled );
136         void ( * generate_irq ) ( struct efab_nic *efab );
137         void ( * mac_writel ) ( struct efab_nic *efab, efab_dword_t *value,
138                                 unsigned int mac_reg );
139         void ( * mac_readl ) ( struct efab_nic *efab, efab_dword_t *value,
140                                unsigned int mac_reg );
141         int ( * init_mac ) ( struct efab_nic *efab );
142         void ( * mdio_write ) ( struct efab_nic *efab, int location,
143                                 int value );
144         int ( * mdio_read ) ( struct efab_nic *efab, int location );
145 };
146
147 /*
148  * Driver private data structure
149  *
150  */
151 struct efab_nic {
152
153         /** PCI device */
154         struct pci_device *pci;
155
156         /** Operations table */
157         struct efab_operations *op;
158
159         /** Memory base */
160         void *membase;
161
162         /** I/O base */
163         unsigned int iobase;
164
165         /** Buffers */
166         uint8_t *eventq;                /* Falcon only */
167         uint8_t *txd;                   /* Falcon only */
168         uint8_t *rxd;                   /* Falcon only */
169         struct efab_tx_buf tx_buf;
170         struct efab_rx_buf rx_bufs[EFAB_RX_BUFS];
171
172         /** Buffer pointers */
173         unsigned int eventq_read_ptr;   /* Falcon only */
174         unsigned int tx_write_ptr;
175         unsigned int rx_write_ptr;
176         int tx_in_progress;
177
178         /** Port 0/1 on the NIC */
179         int port;
180
181         /** MAC address */
182         uint8_t mac_addr[ETH_ALEN];
183         /** GMII link options */
184         unsigned int link_options;
185         /** Link status */
186         int link_up;
187
188         /** INT_REG_KER for Falcon */
189         efab_oword_t int_ker __attribute__ (( aligned ( 16 ) ));
190
191         /** EEPROM access */
192         struct i2c_bit_basher ef1002_i2c;
193         unsigned long ef1002_i2c_outputs;
194         struct i2c_device ef1002_eeprom;
195 };
196
197 /**************************************************************************
198  *
199  * GMII routines
200  *
201  **************************************************************************
202  */
203
204 /* GMII registers */
205 #define MII_BMSR                0x01    /* Basic mode status register  */
206 #define MII_ADVERTISE           0x04    /* Advertisement control register */
207 #define MII_LPA                 0x05    /* Link partner ability register*/
208 #define GMII_GTCR               0x09    /* 1000BASE-T control register */
209 #define GMII_GTSR               0x0a    /* 1000BASE-T status register */
210 #define GMII_PSSR               0x11    /* PHY-specific status register */
211
212 /* Basic mode status register. */
213 #define BMSR_LSTATUS            0x0004  /* Link status                 */
214
215 /* Link partner ability register. */
216 #define LPA_10HALF              0x0020  /* Can do 10mbps half-duplex   */
217 #define LPA_10FULL              0x0040  /* Can do 10mbps full-duplex   */
218 #define LPA_100HALF             0x0080  /* Can do 100mbps half-duplex  */
219 #define LPA_100FULL             0x0100  /* Can do 100mbps full-duplex  */
220 #define LPA_100BASE4            0x0200  /* Can do 100mbps 4k packets   */
221 #define LPA_PAUSE               0x0400  /* Bit 10 - MAC pause */
222
223 /* Pseudo extensions to the link partner ability register */
224 #define LPA_1000FULL            0x00020000
225 #define LPA_1000HALF            0x00010000
226
227 #define LPA_100                 (LPA_100FULL | LPA_100HALF | LPA_100BASE4)
228 #define LPA_1000                ( LPA_1000FULL | LPA_1000HALF )
229 #define LPA_DUPLEX              ( LPA_10FULL | LPA_100FULL | LPA_1000FULL )
230
231 /* Mask of bits not associated with speed or duplexity. */
232 #define LPA_OTHER               ~( LPA_10FULL | LPA_10HALF | LPA_100FULL | \
233                                    LPA_100HALF | LPA_1000FULL | LPA_1000HALF )
234
235 /* PHY-specific status register */
236 #define PSSR_LSTATUS            0x0400  /* Bit 10 - link status */
237
238 /**
239  * Retrieve GMII autonegotiation advertised abilities
240  *
241  */
242 static unsigned int gmii_autoneg_advertised ( struct efab_nic *efab ) {
243         unsigned int mii_advertise;
244         unsigned int gmii_advertise;
245         
246         /* Extended bits are in bits 8 and 9 of GMII_GTCR */
247         mii_advertise = efab->op->mdio_read ( efab, MII_ADVERTISE );
248         gmii_advertise = ( ( efab->op->mdio_read ( efab, GMII_GTCR ) >> 8 )
249                            & 0x03 );
250         return ( ( gmii_advertise << 16 ) | mii_advertise );
251 }
252
253 /**
254  * Retrieve GMII autonegotiation link partner abilities
255  *
256  */
257 static unsigned int gmii_autoneg_lpa ( struct efab_nic *efab ) {
258         unsigned int mii_lpa;
259         unsigned int gmii_lpa;
260         
261         /* Extended bits are in bits 10 and 11 of GMII_GTSR */
262         mii_lpa = efab->op->mdio_read ( efab, MII_LPA );
263         gmii_lpa = ( efab->op->mdio_read ( efab, GMII_GTSR ) >> 10 ) & 0x03;
264         return ( ( gmii_lpa << 16 ) | mii_lpa );
265 }
266
267 /**
268  * Calculate GMII autonegotiated link technology
269  *
270  */
271 static unsigned int gmii_nway_result ( unsigned int negotiated ) {
272         unsigned int other_bits;
273
274         /* Mask out the speed and duplexity bits */
275         other_bits = negotiated & LPA_OTHER;
276
277         if ( negotiated & LPA_1000FULL )
278                 return ( other_bits | LPA_1000FULL );
279         else if ( negotiated & LPA_1000HALF )
280                 return ( other_bits | LPA_1000HALF );
281         else if ( negotiated & LPA_100FULL )
282                 return ( other_bits | LPA_100FULL );
283         else if ( negotiated & LPA_100BASE4 )
284                 return ( other_bits | LPA_100BASE4 );
285         else if ( negotiated & LPA_100HALF )
286                 return ( other_bits | LPA_100HALF );
287         else if ( negotiated & LPA_10FULL )
288                 return ( other_bits | LPA_10FULL );
289         else return ( other_bits | LPA_10HALF );
290 }
291
292 /**
293  * Check GMII PHY link status
294  *
295  */
296 static int gmii_link_ok ( struct efab_nic *efab ) {
297         int status;
298         int phy_status;
299         
300         /* BMSR is latching - it returns "link down" if the link has
301          * been down at any point since the last read.  To get a
302          * real-time status, we therefore read the register twice and
303          * use the result of the second read.
304          */
305         efab->op->mdio_read ( efab, MII_BMSR );
306         status = efab->op->mdio_read ( efab, MII_BMSR );
307
308         /* Read the PHY-specific Status Register.  This is
309          * non-latching, so we need do only a single read.
310          */
311         phy_status = efab->op->mdio_read ( efab, GMII_PSSR );
312
313         return ( ( status & BMSR_LSTATUS ) && ( phy_status & PSSR_LSTATUS ) );
314 }
315
316 /**************************************************************************
317  *
318  * Alaska PHY
319  *
320  **************************************************************************
321  */
322
323 /**
324  * Initialise Alaska PHY
325  *
326  */
327 static void alaska_init ( struct efab_nic *efab ) {
328         unsigned int advertised, lpa;
329
330         /* Read link up status */
331         efab->link_up = gmii_link_ok ( efab );
332
333         if ( ! efab->link_up )
334                 return;
335
336         /* Determine link options from PHY. */
337         advertised = gmii_autoneg_advertised ( efab );
338         lpa = gmii_autoneg_lpa ( efab );
339         efab->link_options = gmii_nway_result ( advertised & lpa );
340
341         printf ( "%dMbps %s-duplex (%04x,%04x)\n",
342                  ( efab->link_options & LPA_1000 ? 1000 :
343                    ( efab->link_options & LPA_100 ? 100 : 10 ) ),
344                  ( efab->link_options & LPA_DUPLEX ? "full" : "half" ),
345                  advertised, lpa );
346 }
347
348 /**************************************************************************
349  *
350  * Mentor MAC
351  *
352  **************************************************************************
353  */
354
355 /* GMAC configuration register 1 */
356 #define GM_CFG1_REG_MAC 0x00
357 #define GM_SW_RST_LBN 31
358 #define GM_SW_RST_WIDTH 1
359 #define GM_RX_FC_EN_LBN 5
360 #define GM_RX_FC_EN_WIDTH 1
361 #define GM_TX_FC_EN_LBN 4
362 #define GM_TX_FC_EN_WIDTH 1
363 #define GM_RX_EN_LBN 2
364 #define GM_RX_EN_WIDTH 1
365 #define GM_TX_EN_LBN 0
366 #define GM_TX_EN_WIDTH 1
367
368 /* GMAC configuration register 2 */
369 #define GM_CFG2_REG_MAC 0x01
370 #define GM_PAMBL_LEN_LBN 12
371 #define GM_PAMBL_LEN_WIDTH 4
372 #define GM_IF_MODE_LBN 8
373 #define GM_IF_MODE_WIDTH 2
374 #define GM_PAD_CRC_EN_LBN 2
375 #define GM_PAD_CRC_EN_WIDTH 1
376 #define GM_FD_LBN 0
377 #define GM_FD_WIDTH 1
378
379 /* GMAC maximum frame length register */
380 #define GM_MAX_FLEN_REG_MAC 0x04
381 #define GM_MAX_FLEN_LBN 0
382 #define GM_MAX_FLEN_WIDTH 16
383
384 /* GMAC MII management configuration register */
385 #define GM_MII_MGMT_CFG_REG_MAC 0x08
386 #define GM_MGMT_CLK_SEL_LBN 0
387 #define GM_MGMT_CLK_SEL_WIDTH 3
388
389 /* GMAC MII management command register */
390 #define GM_MII_MGMT_CMD_REG_MAC 0x09
391 #define GM_MGMT_SCAN_CYC_LBN 1
392 #define GM_MGMT_SCAN_CYC_WIDTH 1
393 #define GM_MGMT_RD_CYC_LBN 0
394 #define GM_MGMT_RD_CYC_WIDTH 1
395
396 /* GMAC MII management address register */
397 #define GM_MII_MGMT_ADR_REG_MAC 0x0a
398 #define GM_MGMT_PHY_ADDR_LBN 8
399 #define GM_MGMT_PHY_ADDR_WIDTH 5
400 #define GM_MGMT_REG_ADDR_LBN 0
401 #define GM_MGMT_REG_ADDR_WIDTH 5
402
403 /* GMAC MII management control register */
404 #define GM_MII_MGMT_CTL_REG_MAC 0x0b
405 #define GM_MGMT_CTL_LBN 0
406 #define GM_MGMT_CTL_WIDTH 16
407
408 /* GMAC MII management status register */
409 #define GM_MII_MGMT_STAT_REG_MAC 0x0c
410 #define GM_MGMT_STAT_LBN 0
411 #define GM_MGMT_STAT_WIDTH 16
412
413 /* GMAC MII management indicators register */
414 #define GM_MII_MGMT_IND_REG_MAC 0x0d
415 #define GM_MGMT_BUSY_LBN 0
416 #define GM_MGMT_BUSY_WIDTH 1
417
418 /* GMAC station address register 1 */
419 #define GM_ADR1_REG_MAC 0x10
420 #define GM_HWADDR_5_LBN 24
421 #define GM_HWADDR_5_WIDTH 8
422 #define GM_HWADDR_4_LBN 16
423 #define GM_HWADDR_4_WIDTH 8
424 #define GM_HWADDR_3_LBN 8
425 #define GM_HWADDR_3_WIDTH 8
426 #define GM_HWADDR_2_LBN 0
427 #define GM_HWADDR_2_WIDTH 8
428
429 /* GMAC station address register 2 */
430 #define GM_ADR2_REG_MAC 0x11
431 #define GM_HWADDR_1_LBN 24
432 #define GM_HWADDR_1_WIDTH 8
433 #define GM_HWADDR_0_LBN 16
434 #define GM_HWADDR_0_WIDTH 8
435
436 /* GMAC FIFO configuration register 0 */
437 #define GMF_CFG0_REG_MAC 0x12
438 #define GMF_FTFENREQ_LBN 12
439 #define GMF_FTFENREQ_WIDTH 1
440 #define GMF_STFENREQ_LBN 11
441 #define GMF_STFENREQ_WIDTH 1
442 #define GMF_FRFENREQ_LBN 10
443 #define GMF_FRFENREQ_WIDTH 1
444 #define GMF_SRFENREQ_LBN 9
445 #define GMF_SRFENREQ_WIDTH 1
446 #define GMF_WTMENREQ_LBN 8
447 #define GMF_WTMENREQ_WIDTH 1
448
449 /* GMAC FIFO configuration register 1 */
450 #define GMF_CFG1_REG_MAC 0x13
451 #define GMF_CFGFRTH_LBN 16
452 #define GMF_CFGFRTH_WIDTH 5
453 #define GMF_CFGXOFFRTX_LBN 0
454 #define GMF_CFGXOFFRTX_WIDTH 16
455
456 /* GMAC FIFO configuration register 2 */
457 #define GMF_CFG2_REG_MAC 0x14
458 #define GMF_CFGHWM_LBN 16
459 #define GMF_CFGHWM_WIDTH 6
460 #define GMF_CFGLWM_LBN 0
461 #define GMF_CFGLWM_WIDTH 6
462
463 /* GMAC FIFO configuration register 3 */
464 #define GMF_CFG3_REG_MAC 0x15
465 #define GMF_CFGHWMFT_LBN 16
466 #define GMF_CFGHWMFT_WIDTH 6
467 #define GMF_CFGFTTH_LBN 0
468 #define GMF_CFGFTTH_WIDTH 6
469
470 /* GMAC FIFO configuration register 4 */
471 #define GMF_CFG4_REG_MAC 0x16
472 #define GMF_HSTFLTRFRM_PAUSE_LBN 12
473 #define GMF_HSTFLTRFRM_PAUSE_WIDTH 12
474
475 /* GMAC FIFO configuration register 5 */
476 #define GMF_CFG5_REG_MAC 0x17
477 #define GMF_CFGHDPLX_LBN 22
478 #define GMF_CFGHDPLX_WIDTH 1
479 #define GMF_CFGBYTMODE_LBN 19
480 #define GMF_CFGBYTMODE_WIDTH 1
481 #define GMF_HSTDRPLT64_LBN 18
482 #define GMF_HSTDRPLT64_WIDTH 1
483 #define GMF_HSTFLTRFRMDC_PAUSE_LBN 12
484 #define GMF_HSTFLTRFRMDC_PAUSE_WIDTH 1
485
486 struct efab_mentormac_parameters {
487         int gmf_cfgfrth;
488         int gmf_cfgftth;
489         int gmf_cfghwmft;
490         int gmf_cfghwm;
491         int gmf_cfglwm;
492 };
493
494 /**
495  * Reset Mentor MAC
496  *
497  */
498 static void mentormac_reset ( struct efab_nic *efab, int reset ) {
499         efab_dword_t reg;
500
501         EFAB_POPULATE_DWORD_1 ( reg, GM_SW_RST, reset );
502         efab->op->mac_writel ( efab, &reg, GM_CFG1_REG_MAC );
503         udelay ( 1000 );
504
505         if ( ( ! reset ) && ( efab->port == 0 ) ) {
506                 /* Configure GMII interface so PHY is accessible.
507                  * Note that GMII interface is connected only to port
508                  * 0
509                  */
510                 EFAB_POPULATE_DWORD_1 ( reg, GM_MGMT_CLK_SEL, 0x4 );
511                 efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CFG_REG_MAC );
512                 udelay ( 10 );
513         }
514 }
515
516 /**
517  * Initialise Mentor MAC
518  *
519  */
520 static void mentormac_init ( struct efab_nic *efab,
521                              struct efab_mentormac_parameters *params ) {
522         int pause, if_mode, full_duplex, bytemode, half_duplex;
523         efab_dword_t reg;
524
525         /* Configuration register 1 */
526         pause = ( efab->link_options & LPA_PAUSE ) ? 1 : 0;
527         if ( ! ( efab->link_options & LPA_DUPLEX ) ) {
528                 /* Half-duplex operation requires TX flow control */
529                 pause = 1;
530         }
531         EFAB_POPULATE_DWORD_4 ( reg,
532                                 GM_TX_EN, 1,
533                                 GM_TX_FC_EN, pause,
534                                 GM_RX_EN, 1,
535                                 GM_RX_FC_EN, 1 );
536         efab->op->mac_writel ( efab, &reg, GM_CFG1_REG_MAC );
537         udelay ( 10 );
538
539         /* Configuration register 2 */
540         if_mode = ( efab->link_options & LPA_1000 ) ? 2 : 1;
541         full_duplex = ( efab->link_options & LPA_DUPLEX ) ? 1 : 0;
542         EFAB_POPULATE_DWORD_4 ( reg,
543                                 GM_IF_MODE, if_mode,
544                                 GM_PAD_CRC_EN, 1,
545                                 GM_FD, full_duplex,
546                                 GM_PAMBL_LEN, 0x7 /* ? */ );
547         efab->op->mac_writel ( efab, &reg, GM_CFG2_REG_MAC );
548         udelay ( 10 );
549
550         /* Max frame len register */
551         EFAB_POPULATE_DWORD_1 ( reg, GM_MAX_FLEN, ETH_FRAME_LEN );
552         efab->op->mac_writel ( efab, &reg, GM_MAX_FLEN_REG_MAC );
553         udelay ( 10 );
554
555         /* FIFO configuration register 0 */
556         EFAB_POPULATE_DWORD_5 ( reg,
557                                 GMF_FTFENREQ, 1,
558                                 GMF_STFENREQ, 1,
559                                 GMF_FRFENREQ, 1,
560                                 GMF_SRFENREQ, 1,
561                                 GMF_WTMENREQ, 1 );
562         efab->op->mac_writel ( efab, &reg, GMF_CFG0_REG_MAC );
563         udelay ( 10 );
564
565         /* FIFO configuration register 1 */
566         EFAB_POPULATE_DWORD_2 ( reg,
567                                 GMF_CFGFRTH, params->gmf_cfgfrth,
568                                 GMF_CFGXOFFRTX, 0xffff );
569         efab->op->mac_writel ( efab, &reg, GMF_CFG1_REG_MAC );
570         udelay ( 10 );
571
572         /* FIFO configuration register 2 */
573         EFAB_POPULATE_DWORD_2 ( reg,
574                                 GMF_CFGHWM, params->gmf_cfghwm,
575                                 GMF_CFGLWM, params->gmf_cfglwm );
576         efab->op->mac_writel ( efab, &reg, GMF_CFG2_REG_MAC );
577         udelay ( 10 );
578
579         /* FIFO configuration register 3 */
580         EFAB_POPULATE_DWORD_2 ( reg,
581                                 GMF_CFGHWMFT, params->gmf_cfghwmft,
582                                 GMF_CFGFTTH, params->gmf_cfgftth );
583         efab->op->mac_writel ( efab, &reg, GMF_CFG3_REG_MAC );
584         udelay ( 10 );
585
586         /* FIFO configuration register 4 */
587         EFAB_POPULATE_DWORD_1 ( reg, GMF_HSTFLTRFRM_PAUSE, 1 );
588         efab->op->mac_writel ( efab, &reg, GMF_CFG4_REG_MAC );
589         udelay ( 10 );
590         
591         /* FIFO configuration register 5 */
592         bytemode = ( efab->link_options & LPA_1000 ) ? 1 : 0;
593         half_duplex = ( efab->link_options & LPA_DUPLEX ) ? 0 : 1;
594         efab->op->mac_readl ( efab, &reg, GMF_CFG5_REG_MAC );
595         EFAB_SET_DWORD_FIELD ( reg, GMF_CFGBYTMODE, bytemode );
596         EFAB_SET_DWORD_FIELD ( reg, GMF_CFGHDPLX, half_duplex );
597         EFAB_SET_DWORD_FIELD ( reg, GMF_HSTDRPLT64, half_duplex );
598         EFAB_SET_DWORD_FIELD ( reg, GMF_HSTFLTRFRMDC_PAUSE, 0 );
599         efab->op->mac_writel ( efab, &reg, GMF_CFG5_REG_MAC );
600         udelay ( 10 );
601         
602         /* MAC address */
603         EFAB_POPULATE_DWORD_4 ( reg,
604                                 GM_HWADDR_5, efab->mac_addr[5],
605                                 GM_HWADDR_4, efab->mac_addr[4],
606                                 GM_HWADDR_3, efab->mac_addr[3],
607                                 GM_HWADDR_2, efab->mac_addr[2] );
608         efab->op->mac_writel ( efab, &reg, GM_ADR1_REG_MAC );
609         udelay ( 10 );
610         EFAB_POPULATE_DWORD_2 ( reg,
611                                 GM_HWADDR_1, efab->mac_addr[1],
612                                 GM_HWADDR_0, efab->mac_addr[0] );
613         efab->op->mac_writel ( efab, &reg, GM_ADR2_REG_MAC );
614         udelay ( 10 );
615 }
616
617 /**
618  * Wait for GMII access to complete
619  *
620  */
621 static int mentormac_gmii_wait ( struct efab_nic *efab ) {
622         int count;
623         efab_dword_t indicator;
624
625         for ( count = 0 ; count < 1000 ; count++ ) {
626                 udelay ( 10 );
627                 efab->op->mac_readl ( efab, &indicator,
628                                       GM_MII_MGMT_IND_REG_MAC );
629                 if ( EFAB_DWORD_FIELD ( indicator, GM_MGMT_BUSY ) == 0 )
630                         return 1;
631         }
632         printf ( "Timed out waiting for GMII\n" );
633         return 0;
634 }
635
636 /**
637  * Write a GMII register
638  *
639  */
640 static void mentormac_mdio_write ( struct efab_nic *efab, int phy_id,
641                                    int location, int value ) {
642         efab_dword_t reg;
643         int save_port;
644
645         EFAB_TRACE ( "Writing GMII %d register %02x with %04x\n", phy_id,
646                      location, value );
647
648         /* Mentor MAC connects both PHYs to MAC 0 */
649         save_port = efab->port;
650         efab->port = 0;
651
652         /* Check MII not currently being accessed */
653         if ( ! mentormac_gmii_wait ( efab ) )
654                 goto out;
655
656         /* Write the address register */
657         EFAB_POPULATE_DWORD_2 ( reg,
658                                 GM_MGMT_PHY_ADDR, phy_id,
659                                 GM_MGMT_REG_ADDR, location );
660         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_ADR_REG_MAC );
661         udelay ( 10 );
662
663         /* Write data */
664         EFAB_POPULATE_DWORD_1 ( reg, GM_MGMT_CTL, value );
665         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CTL_REG_MAC );
666
667         /* Wait for data to be written */
668         mentormac_gmii_wait ( efab );
669
670  out:
671         /* Restore efab->port */
672         efab->port = save_port;
673 }
674
675 /**
676  * Read a GMII register
677  *
678  */
679 static int mentormac_mdio_read ( struct efab_nic *efab, int phy_id,
680                                  int location ) {
681         efab_dword_t reg;
682         int value = 0xffff;
683         int save_port;
684
685         /* Mentor MAC connects both PHYs to MAC 0 */
686         save_port = efab->port;
687         efab->port = 0;
688
689         /* Check MII not currently being accessed */
690         if ( ! mentormac_gmii_wait ( efab ) )
691                 goto out;
692
693         /* Write the address register */
694         EFAB_POPULATE_DWORD_2 ( reg,
695                                 GM_MGMT_PHY_ADDR, phy_id,
696                                 GM_MGMT_REG_ADDR, location );
697         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_ADR_REG_MAC );
698         udelay ( 10 );
699
700         /* Request data to be read */
701         EFAB_POPULATE_DWORD_1 ( reg, GM_MGMT_RD_CYC, 1 );
702         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CMD_REG_MAC );
703
704         /* Wait for data to be become available */
705         if ( mentormac_gmii_wait ( efab ) ) {
706                 /* Read data */
707                 efab->op->mac_readl ( efab, &reg, GM_MII_MGMT_STAT_REG_MAC );
708                 value = EFAB_DWORD_FIELD ( reg, GM_MGMT_STAT );
709                 EFAB_TRACE ( "Read from GMII %d register %02x, got %04x\n",
710                              phy_id, location, value );
711         }
712
713         /* Signal completion */
714         EFAB_ZERO_DWORD ( reg );
715         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CMD_REG_MAC );
716         udelay ( 10 );
717
718  out:
719         /* Restore efab->port */
720         efab->port = save_port;
721
722         return value;
723 }
724
725 /**************************************************************************
726  *
727  * EF1002 routines
728  *
729  **************************************************************************
730  */
731
732 /** Control and General Status */
733 #define EF1_CTR_GEN_STATUS0_REG 0x0
734 #define EF1_MASTER_EVENTS_LBN 12
735 #define EF1_MASTER_EVENTS_WIDTH 1
736 #define EF1_TX_ENGINE_EN_LBN 19
737 #define EF1_TX_ENGINE_EN_WIDTH 1
738 #define EF1_RX_ENGINE_EN_LBN 18
739 #define EF1_RX_ENGINE_EN_WIDTH 1
740 #define EF1_LB_RESET_LBN 3
741 #define EF1_LB_RESET_WIDTH 1
742 #define EF1_MAC_RESET_LBN 2
743 #define EF1_MAC_RESET_WIDTH 1
744 #define EF1_CAM_ENABLE_LBN 1
745 #define EF1_CAM_ENABLE_WIDTH 1
746
747 /** IRQ sources */
748 #define EF1_IRQ_SRC_REG 0x0008
749
750 /** IRQ mask */
751 #define EF1_IRQ_MASK_REG 0x000c
752 #define EF1_IRQ_PHY1_LBN 11
753 #define EF1_IRQ_PHY1_WIDTH 1
754 #define EF1_IRQ_PHY0_LBN 10
755 #define EF1_IRQ_PHY0_WIDTH 1
756 #define EF1_IRQ_SERR_LBN 7
757 #define EF1_IRQ_SERR_WIDTH 1
758 #define EF1_IRQ_EVQ_LBN 3
759 #define EF1_IRQ_EVQ_WIDTH 1
760
761 /** Event generation */
762 #define EF1_EVT3_REG 0x38
763
764 /** EEPROM access */
765 #define EF1_EEPROM_REG 0x0040
766 #define EF1_EEPROM_LBN 0
767 #define EF1_EEPROM_WIDTH 32
768
769 /** Control register 2 */
770 #define EF1_CTL2_REG 0x4c
771 #define EF1_MEM_MAP_4MB_LBN 11
772 #define EF1_MEM_MAP_4MB_WIDTH 1
773 #define EF1_EV_INTR_CLR_WRITE_LBN 6
774 #define EF1_EV_INTR_CLR_WRITE_WIDTH 1
775 #define EF1_SW_RESET_LBN 2
776 #define EF1_SW_RESET_WIDTH 1
777 #define EF1_INTR_AFTER_EVENT_LBN 1
778 #define EF1_INTR_AFTER_EVENT_WIDTH 1
779
780 /** Event FIFO */
781 #define EF1_EVENT_FIFO_REG 0x50
782
783 /** Event FIFO count */
784 #define EF1_EVENT_FIFO_COUNT_REG 0x5c
785 #define EF1_EV_COUNT_LBN 0
786 #define EF1_EV_COUNT_WIDTH 16
787
788 /** TX DMA control and status */
789 #define EF1_DMA_TX_CSR_REG 0x80
790 #define EF1_DMA_TX_CSR_CHAIN_EN_LBN 8
791 #define EF1_DMA_TX_CSR_CHAIN_EN_WIDTH 1
792 #define EF1_DMA_TX_CSR_ENABLE_LBN 4
793 #define EF1_DMA_TX_CSR_ENABLE_WIDTH 1
794 #define EF1_DMA_TX_CSR_INT_EN_LBN 0
795 #define EF1_DMA_TX_CSR_INT_EN_WIDTH 1
796
797 /** RX DMA control and status */
798 #define EF1_DMA_RX_CSR_REG 0xa0
799 #define EF1_DMA_RX_ABOVE_1GB_EN_LBN 6
800 #define EF1_DMA_RX_ABOVE_1GB_EN_WIDTH 1
801 #define EF1_DMA_RX_BELOW_1MB_EN_LBN 5
802 #define EF1_DMA_RX_BELOW_1MB_EN_WIDTH 1 
803 #define EF1_DMA_RX_CSR_ENABLE_LBN 0
804 #define EF1_DMA_RX_CSR_ENABLE_WIDTH 1
805
806 /** Level 5 watermark register (in MAC space) */
807 #define EF1_GMF_L5WM_REG_MAC 0x20
808 #define EF1_L5WM_LBN 0
809 #define EF1_L5WM_WIDTH 32
810
811 /** MAC clock */
812 #define EF1_GM_MAC_CLK_REG 0x112000
813 #define EF1_GM_PORT0_MAC_CLK_LBN 0
814 #define EF1_GM_PORT0_MAC_CLK_WIDTH 1
815 #define EF1_GM_PORT1_MAC_CLK_LBN 1
816 #define EF1_GM_PORT1_MAC_CLK_WIDTH 1
817
818 /** TX descriptor FIFO */
819 #define EF1_TX_DESC_FIFO 0x141000
820 #define EF1_TX_KER_EVQ_LBN 80
821 #define EF1_TX_KER_EVQ_WIDTH 12
822 #define EF1_TX_KER_IDX_LBN 64
823 #define EF1_TX_KER_IDX_WIDTH 16
824 #define EF1_TX_KER_MODE_LBN 63
825 #define EF1_TX_KER_MODE_WIDTH 1
826 #define EF1_TX_KER_PORT_LBN 60
827 #define EF1_TX_KER_PORT_WIDTH 1
828 #define EF1_TX_KER_CONT_LBN 56
829 #define EF1_TX_KER_CONT_WIDTH 1
830 #define EF1_TX_KER_BYTE_CNT_LBN 32
831 #define EF1_TX_KER_BYTE_CNT_WIDTH 24
832 #define EF1_TX_KER_BUF_ADR_LBN 0
833 #define EF1_TX_KER_BUF_ADR_WIDTH 32
834
835 /** TX descriptor FIFO flush */
836 #define EF1_TX_DESC_FIFO_FLUSH 0x141ffc
837
838 /** RX descriptor FIFO */
839 #define EF1_RX_DESC_FIFO 0x145000
840 #define EF1_RX_KER_EVQ_LBN 48
841 #define EF1_RX_KER_EVQ_WIDTH 12
842 #define EF1_RX_KER_IDX_LBN 32
843 #define EF1_RX_KER_IDX_WIDTH 16
844 #define EF1_RX_KER_BUF_ADR_LBN 0
845 #define EF1_RX_KER_BUF_ADR_WIDTH 32
846
847 /** RX descriptor FIFO flush */
848 #define EF1_RX_DESC_FIFO_FLUSH 0x145ffc 
849
850 /** CAM */
851 #define EF1_CAM_BASE 0x1c0000
852 #define EF1_CAM_WTF_DOES_THIS_DO_LBN 0
853 #define EF1_CAM_WTF_DOES_THIS_DO_WIDTH 32
854
855 /** Event queue pointers */
856 #define EF1_EVQ_PTR_BASE 0x260000
857 #define EF1_EVQ_SIZE_LBN 29
858 #define EF1_EVQ_SIZE_WIDTH 2
859 #define EF1_EVQ_SIZE_4K 3
860 #define EF1_EVQ_SIZE_2K 2
861 #define EF1_EVQ_SIZE_1K 1
862 #define EF1_EVQ_SIZE_512 0
863 #define EF1_EVQ_BUF_BASE_ID_LBN 0
864 #define EF1_EVQ_BUF_BASE_ID_WIDTH 29
865
866 /* MAC registers */
867 #define EF1002_MAC_REGBANK 0x110000
868 #define EF1002_MAC_REGBANK_SIZE 0x1000
869 #define EF1002_MAC_REG_SIZE 0x08
870
871 /** Offset of a MAC register within EF1002 */
872 #define EF1002_MAC_REG( efab, mac_reg )                         \
873         ( EF1002_MAC_REGBANK +                                  \
874           ( (efab)->port * EF1002_MAC_REGBANK_SIZE ) +          \
875           ( (mac_reg) * EF1002_MAC_REG_SIZE ) )
876
877 /* Event queue entries */
878 #define EF1_EV_CODE_LBN 20
879 #define EF1_EV_CODE_WIDTH 8
880 #define EF1_RX_EV_DECODE 0x01
881 #define EF1_TX_EV_DECODE 0x02
882 #define EF1_DRV_GEN_EV_DECODE 0x0f
883
884 /* Receive events */
885 #define EF1_RX_EV_LEN_LBN 48
886 #define EF1_RX_EV_LEN_WIDTH 16
887 #define EF1_RX_EV_PORT_LBN 17
888 #define EF1_RX_EV_PORT_WIDTH 3
889 #define EF1_RX_EV_OK_LBN 16
890 #define EF1_RX_EV_OK_WIDTH 1
891 #define EF1_RX_EV_IDX_LBN 0
892 #define EF1_RX_EV_IDX_WIDTH 16
893
894 /* Transmit events */
895 #define EF1_TX_EV_PORT_LBN 17
896 #define EF1_TX_EV_PORT_WIDTH 3
897 #define EF1_TX_EV_OK_LBN 16
898 #define EF1_TX_EV_OK_WIDTH 1
899 #define EF1_TX_EV_IDX_LBN 0
900 #define EF1_TX_EV_IDX_WIDTH 16
901
902 /* I2C ID of the EEPROM */
903 #define EF1_EEPROM_I2C_ID 0x50
904
905 /* Offset of MAC address within EEPROM */
906 #define EF1_EEPROM_HWADDR_OFFSET 0x0
907
908 /**
909  * Write dword to EF1002 register
910  *
911  */
912 static inline void ef1002_writel ( struct efab_nic *efab, efab_dword_t *value,
913                                    unsigned int reg ) {
914         EFAB_REGDUMP ( "Writing register %x with " EFAB_DWORD_FMT "\n",
915                        reg, EFAB_DWORD_VAL ( *value ) );
916         writel ( value->u32[0], efab->membase + reg );
917 }
918
919 /**
920  * Read dword from an EF1002 register
921  *
922  */
923 static inline void ef1002_readl ( struct efab_nic *efab, efab_dword_t *value,
924                                   unsigned int reg ) {
925         value->u32[0] = readl ( efab->membase + reg );
926         EFAB_REGDUMP ( "Read from register %x, got " EFAB_DWORD_FMT "\n",
927                        reg, EFAB_DWORD_VAL ( *value ) );
928 }
929
930 /**
931  * Read dword from an EF1002 register, silently
932  *
933  */
934 static inline void ef1002_readl_silent ( struct efab_nic *efab,
935                                          efab_dword_t *value,
936                                          unsigned int reg ) {
937         value->u32[0] = readl ( efab->membase + reg );
938 }
939
940 /**
941  * Get memory base
942  *
943  */
944 static void ef1002_get_membase ( struct efab_nic *efab ) {
945         unsigned long membase_phys;
946
947         membase_phys = pci_bar_start ( efab->pci, PCI_BASE_ADDRESS_0 );
948         efab->membase = ioremap ( membase_phys, 0x800000 );
949 }
950
951 /** PCI registers to backup/restore over a device reset */
952 static const unsigned int efab_pci_reg_addr[] = {
953         PCI_COMMAND, 0x0c /* PCI_CACHE_LINE_SIZE */,
954         PCI_BASE_ADDRESS_0, PCI_BASE_ADDRESS_1, PCI_BASE_ADDRESS_2,
955         PCI_BASE_ADDRESS_3, PCI_ROM_ADDRESS, PCI_INTERRUPT_LINE,
956 };
957 /** Number of registers in efab_pci_reg_addr */
958 #define EFAB_NUM_PCI_REG \
959         ( sizeof ( efab_pci_reg_addr ) / sizeof ( efab_pci_reg_addr[0] ) )
960 /** PCI configuration space backup */
961 struct efab_pci_reg {
962         uint32_t reg[EFAB_NUM_PCI_REG];
963 };
964
965 /*
966  * I2C interface and EEPROM
967  *
968  */
969
970 static unsigned long ef1002_i2c_bits[] = {
971         [I2C_BIT_SCL] = ( 1 << 30 ),
972         [I2C_BIT_SDA] = ( 1 << 31 ),
973 };
974
975 static void ef1002_i2c_write_bit ( struct bit_basher *basher,
976                                    unsigned int bit_id, unsigned long data ) {
977         struct efab_nic *efab = container_of ( basher, struct efab_nic,
978                                                ef1002_i2c.basher );
979         unsigned long mask;
980         efab_dword_t reg;
981
982         mask = ef1002_i2c_bits[bit_id];
983         efab->ef1002_i2c_outputs &= ~mask;
984         efab->ef1002_i2c_outputs |= ( data & mask );
985         EFAB_POPULATE_DWORD_1 ( reg, EF1_EEPROM, efab->ef1002_i2c_outputs );
986         ef1002_writel ( efab, &reg, EF1_EEPROM_REG );
987 }
988
989 static int ef1002_i2c_read_bit ( struct bit_basher *basher,
990                                  unsigned int bit_id ) {
991         struct efab_nic *efab = container_of ( basher, struct efab_nic,
992                                                ef1002_i2c.basher );
993         unsigned long mask;
994         efab_dword_t reg;
995
996         mask = ef1002_i2c_bits[bit_id];
997         ef1002_readl ( efab, &reg, EF1_EEPROM_REG );
998         return ( EFAB_DWORD_FIELD ( reg, EF1_EEPROM ) & mask );
999 }
1000
1001 static void ef1002_init_eeprom ( struct efab_nic *efab ) {
1002         efab->ef1002_i2c.basher.write = ef1002_i2c_write_bit;
1003         efab->ef1002_i2c.basher.read = ef1002_i2c_read_bit;
1004         init_i2c_bit_basher ( &efab->ef1002_i2c );
1005         efab->ef1002_eeprom.address = EF1_EEPROM_I2C_ID;
1006 }
1007
1008 /**
1009  * Reset device
1010  *
1011  */
1012 static int ef1002_reset ( struct efab_nic *efab ) {
1013         struct efab_pci_reg pci_reg;
1014         struct pci_device *pci_dev = efab->pci;
1015         efab_dword_t reg;
1016         unsigned int i;
1017         uint32_t tmp;
1018
1019         /* Back up PCI configuration registers */
1020         for ( i = 0 ; i < EFAB_NUM_PCI_REG ; i++ ) {
1021                 pci_read_config_dword ( pci_dev, efab_pci_reg_addr[i],
1022                                         &pci_reg.reg[i] );
1023         }
1024
1025         /* Reset the whole device. */
1026         EFAB_POPULATE_DWORD_1 ( reg, EF1_SW_RESET, 1 );
1027         ef1002_writel ( efab, &reg, EF1_CTL2_REG );
1028         mdelay ( 200 );
1029         
1030         /* Restore PCI configuration space */
1031         for ( i = 0 ; i < EFAB_NUM_PCI_REG ; i++ ) {
1032                 pci_write_config_dword ( pci_dev, efab_pci_reg_addr[i],
1033                                          pci_reg.reg[i] );
1034         }
1035
1036         /* Verify PCI configuration space */
1037         for ( i = 0 ; i < EFAB_NUM_PCI_REG ; i++ ) {
1038                 pci_read_config_dword ( pci_dev, efab_pci_reg_addr[i], &tmp );
1039                 if ( tmp != pci_reg.reg[i] ) {
1040                         printf ( "PCI restore failed on register %02x "
1041                                  "(is %08x, should be %08x); reboot\n",
1042                                  i, tmp, pci_reg.reg[i] );
1043                         return 0;
1044                 }
1045         }
1046
1047         /* Verify device reset complete */
1048         ef1002_readl ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1049         if ( EFAB_DWORD_IS_ALL_ONES ( reg ) ) {
1050                 printf ( "Reset failed\n" );
1051                 return 0;
1052         }
1053
1054         return 1;
1055 }
1056
1057 /**
1058  * Initialise NIC
1059  *
1060  */
1061 static int ef1002_init_nic ( struct efab_nic *efab ) {
1062         efab_dword_t reg;
1063         int save_port;
1064
1065         /* No idea what CAM is, but the 'datasheet' says that we have
1066          * to write these values in at start of day
1067          */
1068         EFAB_POPULATE_DWORD_1 ( reg, EF1_CAM_WTF_DOES_THIS_DO, 0x6 );
1069         ef1002_writel ( efab, &reg, EF1_CAM_BASE + 0x20018 );
1070         udelay ( 1000 );
1071         EFAB_POPULATE_DWORD_1 ( reg, EF1_CAM_WTF_DOES_THIS_DO, 0x01000000 );
1072         ef1002_writel ( efab, &reg, EF1_CAM_BASE + 0x00018 );
1073         udelay ( 1000 );
1074
1075         /* General control register 0 */
1076         ef1002_readl ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1077         EFAB_SET_DWORD_FIELD ( reg, EF1_MASTER_EVENTS, 0 );
1078         EFAB_SET_DWORD_FIELD ( reg, EF1_CAM_ENABLE, 1 );
1079         ef1002_writel ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1080         udelay ( 1000 );
1081
1082         /* General control register 2 */
1083         ef1002_readl ( efab, &reg, EF1_CTL2_REG );
1084         EFAB_SET_DWORD_FIELD ( reg, EF1_INTR_AFTER_EVENT, 1 );
1085         EFAB_SET_DWORD_FIELD ( reg, EF1_EV_INTR_CLR_WRITE, 0 );
1086         EFAB_SET_DWORD_FIELD ( reg, EF1_MEM_MAP_4MB, 0 );
1087         ef1002_writel ( efab, &reg, EF1_CTL2_REG );
1088         udelay ( 1000 );
1089
1090         /* Enable RX DMA */
1091         ef1002_readl ( efab, &reg, EF1_DMA_RX_CSR_REG );
1092         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_RX_CSR_ENABLE, 1 );
1093         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_RX_BELOW_1MB_EN, 1 );
1094         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_RX_ABOVE_1GB_EN, 1 );
1095         ef1002_writel ( efab, &reg, EF1_DMA_RX_CSR_REG );
1096         udelay ( 1000 );
1097
1098         /* Enable TX DMA */
1099         ef1002_readl ( efab, &reg, EF1_DMA_TX_CSR_REG );
1100         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_TX_CSR_CHAIN_EN, 1 );
1101         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_TX_CSR_ENABLE, 0 /* ?? */ );
1102         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_TX_CSR_INT_EN, 0 /* ?? */ );
1103         ef1002_writel ( efab, &reg, EF1_DMA_TX_CSR_REG );
1104         udelay ( 1000 );
1105
1106         /* Flush descriptor queues */
1107         EFAB_ZERO_DWORD ( reg );
1108         ef1002_writel ( efab, &reg, EF1_RX_DESC_FIFO_FLUSH );
1109         ef1002_writel ( efab, &reg, EF1_TX_DESC_FIFO_FLUSH );
1110         wmb();
1111         udelay ( 10000 );
1112
1113         /* Reset both MACs */
1114         save_port = efab->port;
1115         efab->port = 0;
1116         mentormac_reset ( efab, 1 );
1117         efab->port = 1;
1118         mentormac_reset ( efab, 1 );
1119
1120         /* Reset both PHYs */
1121         ef1002_readl ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1122         EFAB_SET_DWORD_FIELD ( reg, EF1_MAC_RESET, 1 );
1123         ef1002_writel ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1124         udelay ( 10000 );
1125         EFAB_SET_DWORD_FIELD ( reg, EF1_MAC_RESET, 0 );
1126         ef1002_writel ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1127         udelay ( 10000 );
1128
1129         /* Take MACs out of reset */
1130         efab->port = 0;
1131         mentormac_reset ( efab, 0 );
1132         efab->port = 1;
1133         mentormac_reset ( efab, 0 );
1134         efab->port = save_port;
1135
1136         /* Give PHY time to wake up.  It takes a while. */
1137         sleep ( 2 );
1138
1139         /* Attach I2C bus */
1140         ef1002_init_eeprom ( efab );
1141
1142         return 1;
1143 }
1144
1145 /**
1146  * Read MAC address from EEPROM
1147  *
1148  */
1149 static int ef1002_read_eeprom ( struct efab_nic *efab ) {
1150         struct i2c_interface *i2c = &efab->ef1002_i2c.i2c;
1151         struct i2c_device *i2cdev = &efab->ef1002_eeprom;
1152
1153         return i2c->read ( i2c, i2cdev, EF1_EEPROM_HWADDR_OFFSET,
1154                            efab->mac_addr, sizeof ( efab->mac_addr ) );
1155 }
1156
1157 /** RX descriptor */
1158 typedef efab_qword_t ef1002_rx_desc_t;
1159
1160 /**
1161  * Build RX descriptor
1162  *
1163  */
1164 static void ef1002_build_rx_desc ( struct efab_nic *efab,
1165                                    struct efab_rx_buf *rx_buf ) {
1166         ef1002_rx_desc_t rxd;
1167
1168         EFAB_POPULATE_QWORD_3 ( rxd,
1169                                 EF1_RX_KER_EVQ, 0,
1170                                 EF1_RX_KER_IDX, rx_buf->id,
1171                                 EF1_RX_KER_BUF_ADR,
1172                                 virt_to_bus ( rx_buf->addr ) );
1173         ef1002_writel ( efab, &rxd.dword[0], EF1_RX_DESC_FIFO + 0 );
1174         ef1002_writel ( efab, &rxd.dword[1], EF1_RX_DESC_FIFO + 4 );
1175         udelay ( 10 );
1176 }
1177
1178 /**
1179  * Update RX descriptor write pointer
1180  *
1181  */
1182 static void ef1002_notify_rx_desc ( struct efab_nic *efab __unused ) {
1183         /* Nothing to do */
1184 }
1185
1186 /** TX descriptor */
1187 typedef efab_oword_t ef1002_tx_desc_t;
1188
1189 /**
1190  * Build TX descriptor
1191  *
1192  */
1193 static void ef1002_build_tx_desc ( struct efab_nic *efab,
1194                                    struct efab_tx_buf *tx_buf ) {
1195         ef1002_tx_desc_t txd;
1196
1197         EFAB_POPULATE_OWORD_7 ( txd,
1198                                 EF1_TX_KER_EVQ, 0,
1199                                 EF1_TX_KER_IDX, tx_buf->id,
1200                                 EF1_TX_KER_MODE, 0 /* IP mode */,
1201                                 EF1_TX_KER_PORT, efab->port,
1202                                 EF1_TX_KER_CONT, 0,
1203                                 EF1_TX_KER_BYTE_CNT, tx_buf->len,
1204                                 EF1_TX_KER_BUF_ADR,
1205                                 virt_to_bus ( tx_buf->addr ) );
1206
1207         ef1002_writel ( efab, &txd.dword[0], EF1_TX_DESC_FIFO + 0 );
1208         ef1002_writel ( efab, &txd.dword[1], EF1_TX_DESC_FIFO + 4 );
1209         ef1002_writel ( efab, &txd.dword[2], EF1_TX_DESC_FIFO + 8 );
1210         udelay ( 10 );
1211 }
1212
1213 /**
1214  * Update TX descriptor write pointer
1215  *
1216  */
1217 static void ef1002_notify_tx_desc ( struct efab_nic *efab __unused ) {
1218         /* Nothing to do */
1219 }
1220
1221 /** An event */
1222 typedef efab_qword_t ef1002_event_t;
1223
1224 /**
1225  * Retrieve event from event queue
1226  *
1227  */
1228 static int ef1002_fetch_event ( struct efab_nic *efab,
1229                                 struct efab_event *event ) {
1230         efab_dword_t reg;
1231         int ev_code;
1232         int words;
1233
1234         /* Check event FIFO depth */
1235         ef1002_readl_silent ( efab, &reg, EF1_EVENT_FIFO_COUNT_REG );
1236         words = EFAB_DWORD_FIELD ( reg, EF1_EV_COUNT );
1237         if ( ! words )
1238                 return 0;
1239
1240         /* Read event data */
1241         ef1002_readl ( efab, &reg, EF1_EVENT_FIFO_REG );
1242         DBG ( "Event is " EFAB_DWORD_FMT "\n", EFAB_DWORD_VAL ( reg ) );
1243
1244         /* Decode event */
1245         ev_code = EFAB_DWORD_FIELD ( reg, EF1_EV_CODE );
1246         switch ( ev_code ) {
1247         case EF1_TX_EV_DECODE:
1248                 event->type = EFAB_EV_TX;
1249                 break;
1250         case EF1_RX_EV_DECODE:
1251                 event->type = EFAB_EV_RX;
1252                 event->rx_id = EFAB_DWORD_FIELD ( reg, EF1_RX_EV_IDX );
1253                 /* RX len not available via event FIFO */
1254                 event->rx_len = ETH_FRAME_LEN;
1255                 break;
1256         default:
1257                 printf ( "Unknown event type %d\n", ev_code );
1258                 event->type = EFAB_EV_NONE;
1259         }
1260
1261         /* Clear any pending interrupts */
1262         ef1002_readl ( efab, &reg, EF1_IRQ_SRC_REG );
1263
1264         return 1;
1265 }
1266
1267 /**
1268  * Enable/disable interrupts
1269  *
1270  */
1271 static void ef1002_mask_irq ( struct efab_nic *efab, int enabled ) {
1272         efab_dword_t irq_mask;
1273
1274         EFAB_POPULATE_DWORD_2 ( irq_mask,
1275                                 EF1_IRQ_SERR, enabled,
1276                                 EF1_IRQ_EVQ, enabled );
1277         ef1002_writel ( efab, &irq_mask, EF1_IRQ_MASK_REG );
1278 }
1279
1280 /**
1281  * Generate interrupt
1282  *
1283  */
1284 static void ef1002_generate_irq ( struct efab_nic *efab ) {
1285         ef1002_event_t test_event;
1286
1287         EFAB_POPULATE_QWORD_1 ( test_event,
1288                                 EF1_EV_CODE, EF1_DRV_GEN_EV_DECODE );
1289         ef1002_writel ( efab, &test_event.dword[0], EF1_EVT3_REG );
1290 }
1291
1292 /**
1293  * Write dword to an EF1002 MAC register
1294  *
1295  */
1296 static void ef1002_mac_writel ( struct efab_nic *efab,
1297                                 efab_dword_t *value, unsigned int mac_reg ) {
1298         ef1002_writel ( efab, value, EF1002_MAC_REG ( efab, mac_reg ) );
1299 }
1300
1301 /**
1302  * Read dword from an EF1002 MAC register
1303  *
1304  */
1305 static void ef1002_mac_readl ( struct efab_nic *efab,
1306                                efab_dword_t *value, unsigned int mac_reg ) {
1307         ef1002_readl ( efab, value, EF1002_MAC_REG ( efab, mac_reg ) );
1308 }
1309
1310 /**
1311  * Initialise MAC
1312  *
1313  */
1314 static int ef1002_init_mac ( struct efab_nic *efab ) {
1315         static struct efab_mentormac_parameters ef1002_mentormac_params = {
1316                 .gmf_cfgfrth = 0x13,
1317                 .gmf_cfgftth = 0x10,
1318                 .gmf_cfghwmft = 0x555,
1319                 .gmf_cfghwm = 0x2a,
1320                 .gmf_cfglwm = 0x15,
1321         };
1322         efab_dword_t reg;
1323         unsigned int mac_clk;
1324
1325         /* Initialise PHY */
1326         alaska_init ( efab );
1327
1328         /* Initialise MAC */
1329         mentormac_init ( efab, &ef1002_mentormac_params );
1330
1331         /* Write Level 5 watermark register */
1332         EFAB_POPULATE_DWORD_1 ( reg, EF1_L5WM, 0x10040000 );
1333         efab->op->mac_writel ( efab, &reg, EF1_GMF_L5WM_REG_MAC );
1334         udelay ( 10 );
1335
1336         /* Set MAC clock speed */
1337         ef1002_readl ( efab, &reg, EF1_GM_MAC_CLK_REG );
1338         mac_clk = ( efab->link_options & LPA_1000 ) ? 0 : 1;
1339         if ( efab->port == 0 ) {
1340                 EFAB_SET_DWORD_FIELD ( reg, EF1_GM_PORT0_MAC_CLK, mac_clk );
1341         } else {
1342                 EFAB_SET_DWORD_FIELD ( reg, EF1_GM_PORT1_MAC_CLK, mac_clk );
1343         }
1344         ef1002_writel ( efab, &reg, EF1_GM_MAC_CLK_REG );
1345         udelay ( 10 );
1346
1347         return 1;
1348 }
1349
1350 /** MDIO write */
1351 static void ef1002_mdio_write ( struct efab_nic *efab, int location,
1352                                 int value ) {
1353         mentormac_mdio_write ( efab, efab->port + 2, location, value );
1354 }
1355
1356 /** MDIO read */
1357 static int ef1002_mdio_read ( struct efab_nic *efab, int location ) {
1358         return mentormac_mdio_read ( efab, efab->port + 2, location );
1359 }
1360
1361 static struct efab_operations ef1002_operations = {
1362         .get_membase            = ef1002_get_membase,
1363         .reset                  = ef1002_reset,
1364         .init_nic               = ef1002_init_nic,
1365         .read_eeprom            = ef1002_read_eeprom,
1366         .build_rx_desc          = ef1002_build_rx_desc,
1367         .notify_rx_desc         = ef1002_notify_rx_desc,
1368         .build_tx_desc          = ef1002_build_tx_desc,
1369         .notify_tx_desc         = ef1002_notify_tx_desc,
1370         .fetch_event            = ef1002_fetch_event,
1371         .mask_irq               = ef1002_mask_irq,
1372         .generate_irq           = ef1002_generate_irq,
1373         .mac_writel             = ef1002_mac_writel,
1374         .mac_readl              = ef1002_mac_readl,
1375         .init_mac               = ef1002_init_mac,
1376         .mdio_write             = ef1002_mdio_write,
1377         .mdio_read              = ef1002_mdio_read,
1378 };
1379
1380 /**************************************************************************
1381  *
1382  * Falcon routines
1383  *
1384  **************************************************************************
1385  */
1386
1387 /* I/O BAR address register */
1388 #define FCN_IOM_IND_ADR_REG 0x0
1389
1390 /* I/O BAR data register */
1391 #define FCN_IOM_IND_DAT_REG 0x4
1392
1393 /* Interrupt enable register */
1394 #define FCN_INT_EN_REG_KER 0x0010
1395 #define FCN_MEM_PERR_INT_EN_KER_LBN 5
1396 #define FCN_MEM_PERR_INT_EN_KER_WIDTH 1
1397 #define FCN_KER_INT_CHAR_LBN 4
1398 #define FCN_KER_INT_CHAR_WIDTH 1
1399 #define FCN_KER_INT_KER_LBN 3
1400 #define FCN_KER_INT_KER_WIDTH 1
1401 #define FCN_ILL_ADR_ERR_INT_EN_KER_LBN 2
1402 #define FCN_ILL_ADR_ERR_INT_EN_KER_WIDTH 1
1403 #define FCN_SRM_PERR_INT_EN_KER_LBN 1
1404 #define FCN_SRM_PERR_INT_EN_KER_WIDTH 1
1405 #define FCN_DRV_INT_EN_KER_LBN 0
1406 #define FCN_DRV_INT_EN_KER_WIDTH 1
1407
1408 /* Interrupt status register */
1409 #define FCN_INT_ADR_REG_KER     0x0030
1410 #define FCN_INT_ADR_KER_LBN 0
1411 #define FCN_INT_ADR_KER_WIDTH EFAB_DMA_TYPE_WIDTH ( 64 )
1412
1413 /* Interrupt acknowledge register */
1414 #define FCN_INT_ACK_KER_REG 0x0050
1415
1416 /* SPI host command register */
1417 #define FCN_EE_SPI_HCMD_REG_KER 0x0100
1418 #define FCN_EE_SPI_HCMD_CMD_EN_LBN 31
1419 #define FCN_EE_SPI_HCMD_CMD_EN_WIDTH 1
1420 #define FCN_EE_WR_TIMER_ACTIVE_LBN 28
1421 #define FCN_EE_WR_TIMER_ACTIVE_WIDTH 1
1422 #define FCN_EE_SPI_HCMD_SF_SEL_LBN 24
1423 #define FCN_EE_SPI_HCMD_SF_SEL_WIDTH 1
1424 #define FCN_EE_SPI_EEPROM 0
1425 #define FCN_EE_SPI_FLASH 1
1426 #define FCN_EE_SPI_HCMD_DABCNT_LBN 16
1427 #define FCN_EE_SPI_HCMD_DABCNT_WIDTH 5
1428 #define FCN_EE_SPI_HCMD_READ_LBN 15
1429 #define FCN_EE_SPI_HCMD_READ_WIDTH 1
1430 #define FCN_EE_SPI_READ 1
1431 #define FCN_EE_SPI_WRITE 0
1432 #define FCN_EE_SPI_HCMD_DUBCNT_LBN 12
1433 #define FCN_EE_SPI_HCMD_DUBCNT_WIDTH 2
1434 #define FCN_EE_SPI_HCMD_ADBCNT_LBN 8
1435 #define FCN_EE_SPI_HCMD_ADBCNT_WIDTH 2
1436 #define FCN_EE_SPI_HCMD_ENC_LBN 0
1437 #define FCN_EE_SPI_HCMD_ENC_WIDTH 8
1438
1439 /* SPI host address register */
1440 #define FCN_EE_SPI_HADR_REG_KER 0x0110
1441 #define FCN_EE_SPI_HADR_DUBYTE_LBN 24
1442 #define FCN_EE_SPI_HADR_DUBYTE_WIDTH 8
1443 #define FCN_EE_SPI_HADR_ADR_LBN 0
1444 #define FCN_EE_SPI_HADR_ADR_WIDTH 24
1445
1446 /* SPI host data register */
1447 #define FCN_EE_SPI_HDATA_REG_KER 0x0120
1448 #define FCN_EE_SPI_HDATA3_LBN 96
1449 #define FCN_EE_SPI_HDATA3_WIDTH 32
1450 #define FCN_EE_SPI_HDATA2_LBN 64
1451 #define FCN_EE_SPI_HDATA2_WIDTH 32
1452 #define FCN_EE_SPI_HDATA1_LBN 32
1453 #define FCN_EE_SPI_HDATA1_WIDTH 32
1454 #define FCN_EE_SPI_HDATA0_LBN 0
1455 #define FCN_EE_SPI_HDATA0_WIDTH 32
1456
1457 /* GPIO control register */
1458 #define FCN_GPIO_CTL_REG_KER 0x0210
1459 #define FCN_FLASH_PRESENT_LBN 7
1460 #define FCN_FLASH_PRESENT_WIDTH 1
1461 #define FCN_EEPROM_PRESENT_LBN 6
1462 #define FCN_EEPROM_PRESENT_WIDTH 1
1463
1464 /* Global control register */
1465 #define FCN_GLB_CTL_REG_KER     0x0220
1466 #define FCN_EXT_PHY_RST_CTL_LBN 63
1467 #define FCN_EXT_PHY_RST_CTL_WIDTH 1
1468 #define FCN_PCIE_SD_RST_CTL_LBN 61
1469 #define FCN_PCIE_SD_RST_CTL_WIDTH 1
1470 #define FCN_PCIX_RST_CTL_LBN 60
1471 #define FCN_PCIX_RST_CTL_WIDTH 1
1472 #define FCN_RST_EXT_PHY_LBN 31
1473 #define FCN_RST_EXT_PHY_WIDTH 1
1474 #define FCN_INT_RST_DUR_LBN 4
1475 #define FCN_INT_RST_DUR_WIDTH 3
1476 #define FCN_EXT_PHY_RST_DUR_LBN 1
1477 #define FCN_EXT_PHY_RST_DUR_WIDTH 3
1478 #define FCN_SWRST_LBN 0
1479 #define FCN_SWRST_WIDTH 1
1480 #define FCN_INCLUDE_IN_RESET 0
1481 #define FCN_EXCLUDE_FROM_RESET 1
1482
1483 /* Timer table for kernel access */
1484 #define FCN_TIMER_CMD_REG_KER 0x420
1485 #define FCN_TIMER_MODE_LBN 12
1486 #define FCN_TIMER_MODE_WIDTH 2
1487 #define FCN_TIMER_MODE_DIS 0
1488 #define FCN_TIMER_MODE_INT_HLDOFF 1
1489 #define FCN_TIMER_VAL_LBN 0
1490 #define FCN_TIMER_VAL_WIDTH 12
1491
1492 /* SRAM receive descriptor cache configuration register */
1493 #define FCN_SRM_RX_DC_CFG_REG_KER 0x610
1494 #define FCN_SRM_RX_DC_BASE_ADR_LBN 0
1495 #define FCN_SRM_RX_DC_BASE_ADR_WIDTH 21
1496
1497 /* SRAM transmit descriptor cache configuration register */
1498 #define FCN_SRM_TX_DC_CFG_REG_KER 0x620
1499 #define FCN_SRM_TX_DC_BASE_ADR_LBN 0
1500 #define FCN_SRM_TX_DC_BASE_ADR_WIDTH 21
1501
1502 /* Receive filter control register */
1503 #define FCN_RX_FILTER_CTL_REG_KER 0x810
1504 #define FCN_NUM_KER_LBN 24
1505 #define FCN_NUM_KER_WIDTH 2
1506
1507 /* Receive descriptor update register */
1508 #define FCN_RX_DESC_UPD_REG_KER 0x0830
1509 #define FCN_RX_DESC_WPTR_LBN 96
1510 #define FCN_RX_DESC_WPTR_WIDTH 12
1511 #define FCN_RX_DESC_UPD_REG_KER_DWORD ( FCN_RX_DESC_UPD_REG_KER + 12 )
1512 #define FCN_RX_DESC_WPTR_DWORD_LBN 0
1513 #define FCN_RX_DESC_WPTR_DWORD_WIDTH 12
1514
1515 /* Receive descriptor cache configuration register */
1516 #define FCN_RX_DC_CFG_REG_KER 0x840
1517 #define FCN_RX_DC_SIZE_LBN 0
1518 #define FCN_RX_DC_SIZE_WIDTH 2
1519
1520 /* Transmit descriptor update register */
1521 #define FCN_TX_DESC_UPD_REG_KER 0x0a10
1522 #define FCN_TX_DESC_WPTR_LBN 96
1523 #define FCN_TX_DESC_WPTR_WIDTH 12
1524 #define FCN_TX_DESC_UPD_REG_KER_DWORD ( FCN_TX_DESC_UPD_REG_KER + 12 )
1525 #define FCN_TX_DESC_WPTR_DWORD_LBN 0
1526 #define FCN_TX_DESC_WPTR_DWORD_WIDTH 12
1527
1528 /* Transmit descriptor cache configuration register */
1529 #define FCN_TX_DC_CFG_REG_KER 0xa20
1530 #define FCN_TX_DC_SIZE_LBN 0
1531 #define FCN_TX_DC_SIZE_WIDTH 2
1532
1533 /* PHY management transmit data register */
1534 #define FCN_MD_TXD_REG_KER 0xc00
1535 #define FCN_MD_TXD_LBN 0
1536 #define FCN_MD_TXD_WIDTH 16
1537
1538 /* PHY management receive data register */
1539 #define FCN_MD_RXD_REG_KER 0xc10
1540 #define FCN_MD_RXD_LBN 0
1541 #define FCN_MD_RXD_WIDTH 16
1542
1543 /* PHY management configuration & status register */
1544 #define FCN_MD_CS_REG_KER 0xc20
1545 #define FCN_MD_GC_LBN 4
1546 #define FCN_MD_GC_WIDTH 1
1547 #define FCN_MD_RIC_LBN 2
1548 #define FCN_MD_RIC_WIDTH 1
1549 #define FCN_MD_WRC_LBN 0
1550 #define FCN_MD_WRC_WIDTH 1
1551
1552 /* PHY management PHY address register */
1553 #define FCN_MD_PHY_ADR_REG_KER 0xc30
1554 #define FCN_MD_PHY_ADR_LBN 0
1555 #define FCN_MD_PHY_ADR_WIDTH 16
1556
1557 /* PHY management ID register */
1558 #define FCN_MD_ID_REG_KER 0xc40
1559 #define FCN_MD_PRT_ADR_LBN 11
1560 #define FCN_MD_PRT_ADR_WIDTH 5
1561 #define FCN_MD_DEV_ADR_LBN 6
1562 #define FCN_MD_DEV_ADR_WIDTH 5
1563
1564 /* PHY management status & mask register */
1565 #define FCN_MD_STAT_REG_KER 0xc50
1566 #define FCN_MD_BSY_LBN 0
1567 #define FCN_MD_BSY_WIDTH 1
1568
1569 /* Port 0 and 1 MAC control registers */
1570 #define FCN_MAC0_CTRL_REG_KER 0xc80
1571 #define FCN_MAC1_CTRL_REG_KER 0xc90
1572 #define FCN_MAC_XOFF_VAL_LBN 16
1573 #define FCN_MAC_XOFF_VAL_WIDTH 16
1574 #define FCN_MAC_BCAD_ACPT_LBN 4
1575 #define FCN_MAC_BCAD_ACPT_WIDTH 1
1576 #define FCN_MAC_UC_PROM_LBN 3
1577 #define FCN_MAC_UC_PROM_WIDTH 1
1578 #define FCN_MAC_LINK_STATUS_LBN 2
1579 #define FCN_MAC_LINK_STATUS_WIDTH 1
1580 #define FCN_MAC_SPEED_LBN 0
1581 #define FCN_MAC_SPEED_WIDTH 2
1582
1583 /* XGMAC global configuration - port 0*/
1584 #define FCN_XM_GLB_CFG_REG_P0_KER 0x1220
1585 #define FCN_XM_RX_STAT_EN_LBN 11
1586 #define FCN_XM_RX_STAT_EN_WIDTH 1
1587 #define FCN_XM_TX_STAT_EN_LBN 10
1588 #define FCN_XM_TX_STAT_EN_WIDTH 1
1589 #define FCN_XM_CUT_THRU_MODE_LBN 7
1590 #define FCN_XM_CUT_THRU_MODE_WIDTH 1
1591 #define FCN_XM_RX_JUMBO_MODE_LBN 6
1592 #define FCN_XM_RX_JUMBO_MODE_WIDTH 1
1593
1594 /* XGMAC transmit configuration - port 0 */
1595 #define FCN_XM_TX_CFG_REG_P0_KER 0x1230
1596 #define FCN_XM_IPG_LBN 16
1597 #define FCN_XM_IPG_WIDTH 4
1598 #define FCN_XM_WTF_DOES_THIS_DO_LBN 9
1599 #define FCN_XM_WTF_DOES_THIS_DO_WIDTH 1
1600 #define FCN_XM_TXCRC_LBN 8
1601 #define FCN_XM_TXCRC_WIDTH 1
1602 #define FCN_XM_AUTO_PAD_LBN 5
1603 #define FCN_XM_AUTO_PAD_WIDTH 1
1604 #define FCN_XM_TX_PRMBL_LBN 2
1605 #define FCN_XM_TX_PRMBL_WIDTH 1
1606 #define FCN_XM_TXEN_LBN 1
1607 #define FCN_XM_TXEN_WIDTH 1
1608
1609 /* XGMAC receive configuration - port 0 */
1610 #define FCN_XM_RX_CFG_REG_P0_KER 0x1240
1611 #define FCN_XM_PASS_CRC_ERR_LBN 25
1612 #define FCN_XM_PASS_CRC_ERR_WIDTH 1
1613 #define FCN_XM_AUTO_DEPAD_LBN 8
1614 #define FCN_XM_AUTO_DEPAD_WIDTH 1
1615 #define FCN_XM_RXEN_LBN 1
1616 #define FCN_XM_RXEN_WIDTH 1
1617
1618 /* Receive descriptor pointer table */
1619 #define FCN_RX_DESC_PTR_TBL_KER 0x11800
1620 #define FCN_RX_DESCQ_BUF_BASE_ID_LBN 36
1621 #define FCN_RX_DESCQ_BUF_BASE_ID_WIDTH 20
1622 #define FCN_RX_DESCQ_EVQ_ID_LBN 24
1623 #define FCN_RX_DESCQ_EVQ_ID_WIDTH 12
1624 #define FCN_RX_DESCQ_OWNER_ID_LBN 10
1625 #define FCN_RX_DESCQ_OWNER_ID_WIDTH 14
1626 #define FCN_RX_DESCQ_SIZE_LBN 3
1627 #define FCN_RX_DESCQ_SIZE_WIDTH 2
1628 #define FCN_RX_DESCQ_SIZE_4K 3
1629 #define FCN_RX_DESCQ_SIZE_2K 2
1630 #define FCN_RX_DESCQ_SIZE_1K 1
1631 #define FCN_RX_DESCQ_SIZE_512 0
1632 #define FCN_RX_DESCQ_TYPE_LBN 2
1633 #define FCN_RX_DESCQ_TYPE_WIDTH 1
1634 #define FCN_RX_DESCQ_JUMBO_LBN 1
1635 #define FCN_RX_DESCQ_JUMBO_WIDTH 1
1636 #define FCN_RX_DESCQ_EN_LBN 0
1637 #define FCN_RX_DESCQ_EN_WIDTH 1
1638
1639 /* Transmit descriptor pointer table */
1640 #define FCN_TX_DESC_PTR_TBL_KER 0x11900
1641 #define FCN_TX_DESCQ_EN_LBN 88
1642 #define FCN_TX_DESCQ_EN_WIDTH 1
1643 #define FCN_TX_DESCQ_BUF_BASE_ID_LBN 36
1644 #define FCN_TX_DESCQ_BUF_BASE_ID_WIDTH 20
1645 #define FCN_TX_DESCQ_EVQ_ID_LBN 24
1646 #define FCN_TX_DESCQ_EVQ_ID_WIDTH 12
1647 #define FCN_TX_DESCQ_OWNER_ID_LBN 10
1648 #define FCN_TX_DESCQ_OWNER_ID_WIDTH 14
1649 #define FCN_TX_DESCQ_SIZE_LBN 3
1650 #define FCN_TX_DESCQ_SIZE_WIDTH 2
1651 #define FCN_TX_DESCQ_SIZE_4K 3
1652 #define FCN_TX_DESCQ_SIZE_2K 2
1653 #define FCN_TX_DESCQ_SIZE_1K 1
1654 #define FCN_TX_DESCQ_SIZE_512 0
1655 #define FCN_TX_DESCQ_TYPE_LBN 1
1656 #define FCN_TX_DESCQ_TYPE_WIDTH 2
1657 #define FCN_TX_DESCQ_FLUSH_LBN 0
1658 #define FCN_TX_DESCQ_FLUSH_WIDTH 1
1659
1660 /* Event queue pointer */
1661 #define FCN_EVQ_PTR_TBL_KER 0x11a00
1662 #define FCN_EVQ_EN_LBN 23
1663 #define FCN_EVQ_EN_WIDTH 1
1664 #define FCN_EVQ_SIZE_LBN 20
1665 #define FCN_EVQ_SIZE_WIDTH 3
1666 #define FCN_EVQ_SIZE_32K 6
1667 #define FCN_EVQ_SIZE_16K 5
1668 #define FCN_EVQ_SIZE_8K 4
1669 #define FCN_EVQ_SIZE_4K 3
1670 #define FCN_EVQ_SIZE_2K 2
1671 #define FCN_EVQ_SIZE_1K 1
1672 #define FCN_EVQ_SIZE_512 0
1673 #define FCN_EVQ_BUF_BASE_ID_LBN 0
1674 #define FCN_EVQ_BUF_BASE_ID_WIDTH 20
1675
1676 /* Event queue read pointer */
1677 #define FCN_EVQ_RPTR_REG_KER 0x11b00
1678 #define FCN_EVQ_RPTR_LBN 0
1679 #define FCN_EVQ_RPTR_WIDTH 14
1680 #define FCN_EVQ_RPTR_REG_KER_DWORD ( FCN_EVQ_RPTR_REG_KER + 0 )
1681 #define FCN_EVQ_RPTR_DWORD_LBN 0
1682 #define FCN_EVQ_RPTR_DWORD_WIDTH 14
1683
1684 /* Special buffer descriptors */
1685 #define FCN_BUF_FULL_TBL_KER 0x18000
1686 #define FCN_IP_DAT_BUF_SIZE_LBN 50
1687 #define FCN_IP_DAT_BUF_SIZE_WIDTH 1
1688 #define FCN_IP_DAT_BUF_SIZE_8K 1
1689 #define FCN_IP_DAT_BUF_SIZE_4K 0
1690 #define FCN_BUF_ADR_FBUF_LBN 14
1691 #define FCN_BUF_ADR_FBUF_WIDTH 34
1692 #define FCN_BUF_OWNER_ID_FBUF_LBN 0
1693 #define FCN_BUF_OWNER_ID_FBUF_WIDTH 14
1694
1695 /* MAC registers */
1696 #define FALCON_MAC_REGBANK 0xe00
1697 #define FALCON_MAC_REGBANK_SIZE 0x200
1698 #define FALCON_MAC_REG_SIZE 0x10
1699
1700 /** Offset of a MAC register within Falcon */
1701 #define FALCON_MAC_REG( efab, mac_reg )                         \
1702         ( FALCON_MAC_REGBANK +                                  \
1703           ( (efab)->port * FALCON_MAC_REGBANK_SIZE ) +          \
1704           ( (mac_reg) * FALCON_MAC_REG_SIZE ) )
1705 #define FCN_MAC_DATA_LBN 0
1706 #define FCN_MAC_DATA_WIDTH 32
1707
1708 /* Transmit descriptor */
1709 #define FCN_TX_KER_PORT_LBN 63
1710 #define FCN_TX_KER_PORT_WIDTH 1
1711 #define FCN_TX_KER_BYTE_CNT_LBN 48
1712 #define FCN_TX_KER_BYTE_CNT_WIDTH 14
1713 #define FCN_TX_KER_BUF_ADR_LBN 0
1714 #define FCN_TX_KER_BUF_ADR_WIDTH EFAB_DMA_TYPE_WIDTH ( 46 )
1715
1716 /* Receive descriptor */
1717 #define FCN_RX_KER_BUF_SIZE_LBN 48
1718 #define FCN_RX_KER_BUF_SIZE_WIDTH 14
1719 #define FCN_RX_KER_BUF_ADR_LBN 0
1720 #define FCN_RX_KER_BUF_ADR_WIDTH EFAB_DMA_TYPE_WIDTH ( 46 )
1721
1722 /* Event queue entries */
1723 #define FCN_EV_CODE_LBN 60
1724 #define FCN_EV_CODE_WIDTH 4
1725 #define FCN_RX_IP_EV_DECODE 0
1726 #define FCN_TX_IP_EV_DECODE 2
1727 #define FCN_DRIVER_EV_DECODE 5
1728
1729 /* Receive events */
1730 #define FCN_RX_PORT_LBN 30
1731 #define FCN_RX_PORT_WIDTH 1
1732 #define FCN_RX_EV_BYTE_CNT_LBN 16
1733 #define FCN_RX_EV_BYTE_CNT_WIDTH 14
1734 #define FCN_RX_EV_DESC_PTR_LBN 0
1735 #define FCN_RX_EV_DESC_PTR_WIDTH 12
1736
1737 /* Transmit events */
1738 #define FCN_TX_EV_DESC_PTR_LBN 0
1739 #define FCN_TX_EV_DESC_PTR_WIDTH 12
1740
1741 /* Fixed special buffer numbers to use */
1742 #define FALCON_EVQ_ID 0
1743 #define FALCON_TXD_ID 1
1744 #define FALCON_RXD_ID 2
1745
1746 #if FALCON_USE_IO_BAR
1747
1748 /* Write dword via the I/O BAR */
1749 static inline void _falcon_writel ( struct efab_nic *efab, uint32_t value,
1750                                     unsigned int reg ) {
1751         outl ( reg, efab->iobase + FCN_IOM_IND_ADR_REG );
1752         outl ( value, efab->iobase + FCN_IOM_IND_DAT_REG );
1753 }
1754
1755 /* Read dword via the I/O BAR */
1756 static inline uint32_t _falcon_readl ( struct efab_nic *efab,
1757                                        unsigned int reg ) {
1758         outl ( reg, efab->iobase + FCN_IOM_IND_ADR_REG );
1759         return inl ( efab->iobase + FCN_IOM_IND_DAT_REG );
1760 }
1761
1762 #else /* FALCON_USE_IO_BAR */
1763
1764 #define _falcon_writel( efab, value, reg ) \
1765         writel ( (value), (efab)->membase + (reg) )
1766 #define _falcon_readl( efab, reg ) readl ( (efab)->membase + (reg) )
1767
1768 #endif /* FALCON_USE_IO_BAR */
1769
1770 /**
1771  * Write to a Falcon register
1772  *
1773  */
1774 static inline void falcon_write ( struct efab_nic *efab, efab_oword_t *value,
1775                                   unsigned int reg ) {
1776
1777         EFAB_REGDUMP ( "Writing register %x with " EFAB_OWORD_FMT "\n",
1778                        reg, EFAB_OWORD_VAL ( *value ) );
1779
1780         _falcon_writel ( efab, value->u32[0], reg + 0  );
1781         _falcon_writel ( efab, value->u32[1], reg + 4  );
1782         _falcon_writel ( efab, value->u32[2], reg + 8  );
1783         _falcon_writel ( efab, value->u32[3], reg + 12 );
1784         wmb();
1785 }
1786
1787 /**
1788  * Write to Falcon SRAM
1789  *
1790  */
1791 static inline void falcon_write_sram ( struct efab_nic *efab,
1792                                        efab_qword_t *value,
1793                                        unsigned int index ) {
1794         unsigned int reg = ( FCN_BUF_FULL_TBL_KER +
1795                              ( index * sizeof ( *value ) ) );
1796
1797         EFAB_REGDUMP ( "Writing SRAM register %x with " EFAB_QWORD_FMT "\n",
1798                        reg, EFAB_QWORD_VAL ( *value ) );
1799
1800         _falcon_writel ( efab, value->u32[0], reg + 0  );
1801         _falcon_writel ( efab, value->u32[1], reg + 4  );
1802         wmb();
1803 }
1804
1805 /**
1806  * Write dword to Falcon register that allows partial writes
1807  *
1808  */
1809 static inline void falcon_writel ( struct efab_nic *efab, efab_dword_t *value,
1810                                    unsigned int reg ) {
1811         EFAB_REGDUMP ( "Writing partial register %x with " EFAB_DWORD_FMT "\n",
1812                        reg, EFAB_DWORD_VAL ( *value ) );
1813         _falcon_writel ( efab, value->u32[0], reg );
1814 }
1815
1816 /**
1817  * Read from a Falcon register
1818  *
1819  */
1820 static inline void falcon_read ( struct efab_nic *efab, efab_oword_t *value,
1821                                  unsigned int reg ) {
1822         value->u32[0] = _falcon_readl ( efab, reg + 0  );
1823         value->u32[1] = _falcon_readl ( efab, reg + 4  );
1824         value->u32[2] = _falcon_readl ( efab, reg + 8  );
1825         value->u32[3] = _falcon_readl ( efab, reg + 12 );
1826
1827         EFAB_REGDUMP ( "Read from register %x, got " EFAB_OWORD_FMT "\n",
1828                        reg, EFAB_OWORD_VAL ( *value ) );
1829 }
1830
1831 /** 
1832  * Read from Falcon SRAM
1833  *
1834  */
1835 static inline void falcon_read_sram ( struct efab_nic *efab,
1836                                       efab_qword_t *value,
1837                                       unsigned int index ) {
1838         unsigned int reg = ( FCN_BUF_FULL_TBL_KER +
1839                              ( index * sizeof ( *value ) ) );
1840
1841         value->u32[0] = _falcon_readl ( efab, reg + 0 );
1842         value->u32[1] = _falcon_readl ( efab, reg + 4 );
1843         EFAB_REGDUMP ( "Read from SRAM register %x, got " EFAB_QWORD_FMT "\n",
1844                        reg, EFAB_QWORD_VAL ( *value ) );
1845 }
1846
1847 /**
1848  * Read dword from a portion of a Falcon register
1849  *
1850  */
1851 static inline void falcon_readl ( struct efab_nic *efab, efab_dword_t *value,
1852                                   unsigned int reg ) {
1853         value->u32[0] = _falcon_readl ( efab, reg );
1854         EFAB_REGDUMP ( "Read from register %x, got " EFAB_DWORD_FMT "\n",
1855                        reg, EFAB_DWORD_VAL ( *value ) );
1856 }
1857
1858 /**
1859  * Verified write to Falcon SRAM
1860  *
1861  */
1862 static inline void falcon_write_sram_verify ( struct efab_nic *efab,
1863                                              efab_qword_t *value,
1864                                              unsigned int index ) {
1865         efab_qword_t verify;
1866         
1867         falcon_write_sram ( efab, value, index );
1868         udelay ( 1000 );
1869         falcon_read_sram ( efab, &verify, index );
1870         if ( memcmp ( &verify, value, sizeof ( verify ) ) != 0 ) {
1871                 printf ( "SRAM index %x failure: wrote " EFAB_QWORD_FMT
1872                          " got " EFAB_QWORD_FMT "\n", index,
1873                          EFAB_QWORD_VAL ( *value ),
1874                          EFAB_QWORD_VAL ( verify ) );
1875         }
1876 }
1877
1878 /**
1879  * Get memory base
1880  *
1881  */
1882 static void falcon_get_membase ( struct efab_nic *efab ) {
1883         unsigned long membase_phys;
1884
1885         membase_phys = pci_bar_start ( efab->pci, PCI_BASE_ADDRESS_2 );
1886         efab->membase = ioremap ( membase_phys, 0x20000 );
1887 }
1888
1889 #define FCN_DUMP_REG( efab, _reg ) do {                         \
1890                 efab_oword_t reg;                               \
1891                 falcon_read ( efab, &reg, _reg );               \
1892                 printf ( #_reg " = " EFAB_OWORD_FMT "\n",       \
1893                          EFAB_OWORD_VAL ( reg ) );              \
1894         } while ( 0 );
1895
1896 #define FCN_DUMP_MAC_REG( efab, _mac_reg ) do {                 \
1897                 efab_dword_t reg;                               \
1898                 efab->op->mac_readl ( efab, &reg, _mac_reg );   \
1899                 printf ( #_mac_reg " = " EFAB_DWORD_FMT "\n",   \
1900                          EFAB_DWORD_VAL ( reg ) );              \
1901         } while ( 0 );
1902
1903 /**
1904  * Dump register contents (for debugging)
1905  *
1906  * Marked as static inline so that it will not be compiled in if not
1907  * used.
1908  */
1909 static inline void falcon_dump_regs ( struct efab_nic *efab ) {
1910         FCN_DUMP_REG ( efab, FCN_INT_EN_REG_KER );
1911         FCN_DUMP_REG ( efab, FCN_INT_ADR_REG_KER );
1912         FCN_DUMP_REG ( efab, FCN_GLB_CTL_REG_KER );
1913         FCN_DUMP_REG ( efab, FCN_TIMER_CMD_REG_KER );
1914         FCN_DUMP_REG ( efab, FCN_SRM_RX_DC_CFG_REG_KER );
1915         FCN_DUMP_REG ( efab, FCN_SRM_TX_DC_CFG_REG_KER );
1916         FCN_DUMP_REG ( efab, FCN_RX_FILTER_CTL_REG_KER );
1917         FCN_DUMP_REG ( efab, FCN_RX_DC_CFG_REG_KER );
1918         FCN_DUMP_REG ( efab, FCN_TX_DC_CFG_REG_KER );
1919         FCN_DUMP_REG ( efab, FCN_MAC0_CTRL_REG_KER );
1920         FCN_DUMP_REG ( efab, FCN_MAC1_CTRL_REG_KER );
1921         FCN_DUMP_REG ( efab, FCN_XM_GLB_CFG_REG_P0_KER );
1922         FCN_DUMP_REG ( efab, FCN_XM_TX_CFG_REG_P0_KER );
1923         FCN_DUMP_REG ( efab, FCN_XM_RX_CFG_REG_P0_KER );
1924         FCN_DUMP_REG ( efab, FCN_RX_DESC_PTR_TBL_KER );
1925         FCN_DUMP_REG ( efab, FCN_TX_DESC_PTR_TBL_KER );
1926         FCN_DUMP_REG ( efab, FCN_EVQ_PTR_TBL_KER );
1927         FCN_DUMP_MAC_REG ( efab, GM_CFG1_REG_MAC );
1928         FCN_DUMP_MAC_REG ( efab, GM_CFG2_REG_MAC );
1929         FCN_DUMP_MAC_REG ( efab, GM_MAX_FLEN_REG_MAC );
1930         FCN_DUMP_MAC_REG ( efab, GM_MII_MGMT_CFG_REG_MAC );
1931         FCN_DUMP_MAC_REG ( efab, GM_ADR1_REG_MAC );
1932         FCN_DUMP_MAC_REG ( efab, GM_ADR2_REG_MAC );
1933         FCN_DUMP_MAC_REG ( efab, GMF_CFG0_REG_MAC );
1934         FCN_DUMP_MAC_REG ( efab, GMF_CFG1_REG_MAC );
1935         FCN_DUMP_MAC_REG ( efab, GMF_CFG2_REG_MAC );
1936         FCN_DUMP_MAC_REG ( efab, GMF_CFG3_REG_MAC );
1937         FCN_DUMP_MAC_REG ( efab, GMF_CFG4_REG_MAC );
1938         FCN_DUMP_MAC_REG ( efab, GMF_CFG5_REG_MAC );
1939 }
1940
1941 /**
1942  * Create special buffer
1943  *
1944  */
1945 static void falcon_create_special_buffer ( struct efab_nic *efab,
1946                                            void *addr, unsigned int index ) {
1947         efab_qword_t buf_desc;
1948         unsigned long dma_addr;
1949
1950         memset ( addr, 0, 4096 );
1951         dma_addr = virt_to_bus ( addr );
1952         EFAB_ASSERT ( ( dma_addr & ( EFAB_BUF_ALIGN - 1 ) ) == 0 );
1953         EFAB_POPULATE_QWORD_3 ( buf_desc,
1954                                 FCN_IP_DAT_BUF_SIZE, FCN_IP_DAT_BUF_SIZE_4K,
1955                                 FCN_BUF_ADR_FBUF, ( dma_addr >> 12 ),
1956                                 FCN_BUF_OWNER_ID_FBUF, 0 );
1957         falcon_write_sram_verify ( efab, &buf_desc, index );
1958 }
1959
1960 /**
1961  * Update event queue read pointer
1962  *
1963  */
1964 static void falcon_eventq_read_ack ( struct efab_nic *efab ) {
1965         efab_dword_t reg;
1966
1967         EFAB_ASSERT ( efab->eventq_read_ptr < EFAB_EVQ_SIZE );
1968
1969         EFAB_POPULATE_DWORD_1 ( reg, FCN_EVQ_RPTR_DWORD,
1970                                 efab->eventq_read_ptr );
1971         falcon_writel ( efab, &reg, FCN_EVQ_RPTR_REG_KER_DWORD );
1972 }
1973
1974 /**
1975  * Reset device
1976  *
1977  */
1978 static int falcon_reset ( struct efab_nic *efab ) {
1979         efab_oword_t glb_ctl_reg_ker;
1980
1981         /* Initiate software reset */
1982         EFAB_POPULATE_OWORD_5 ( glb_ctl_reg_ker,
1983                                 FCN_EXT_PHY_RST_CTL, FCN_EXCLUDE_FROM_RESET,
1984                                 FCN_PCIE_SD_RST_CTL, FCN_EXCLUDE_FROM_RESET,
1985                                 FCN_PCIX_RST_CTL, FCN_EXCLUDE_FROM_RESET,
1986                                 FCN_INT_RST_DUR, 0x7 /* datasheet */,
1987                                 FCN_SWRST, 1 );
1988         falcon_write ( efab, &glb_ctl_reg_ker, FCN_GLB_CTL_REG_KER );
1989
1990         /* Allow 20ms for reset */
1991         mdelay ( 20 );
1992
1993         /* Check for device reset complete */
1994         falcon_read ( efab, &glb_ctl_reg_ker, FCN_GLB_CTL_REG_KER );
1995         if ( EFAB_OWORD_FIELD ( glb_ctl_reg_ker, FCN_SWRST ) != 0 ) {
1996                 printf ( "Reset failed\n" );
1997                 return 0;
1998         }
1999
2000         return 1;
2001 }
2002
2003 /**
2004  * Initialise NIC
2005  *
2006  */
2007 static int falcon_init_nic ( struct efab_nic *efab ) {
2008         efab_oword_t reg;
2009         efab_dword_t timer_cmd;
2010
2011         /* Set up TX and RX descriptor caches in SRAM */
2012         EFAB_POPULATE_OWORD_1 ( reg, FCN_SRM_TX_DC_BASE_ADR,
2013                                 0x130000 /* recommended in datasheet */ );
2014         falcon_write ( efab, &reg, FCN_SRM_TX_DC_CFG_REG_KER );
2015         EFAB_POPULATE_OWORD_1 ( reg, FCN_TX_DC_SIZE, 2 /* 32 descriptors */ );
2016         falcon_write ( efab, &reg, FCN_TX_DC_CFG_REG_KER );
2017         EFAB_POPULATE_OWORD_1 ( reg, FCN_SRM_RX_DC_BASE_ADR,
2018                                 0x100000 /* recommended in datasheet */ );
2019         falcon_write ( efab, &reg, FCN_SRM_RX_DC_CFG_REG_KER );
2020         EFAB_POPULATE_OWORD_1 ( reg, FCN_RX_DC_SIZE, 2 /* 32 descriptors */ );
2021         falcon_write ( efab, &reg, FCN_RX_DC_CFG_REG_KER );
2022         
2023         /* Set number of RSS CPUs */
2024         EFAB_POPULATE_OWORD_1 ( reg, FCN_NUM_KER, 0 );
2025         falcon_write ( efab, &reg, FCN_RX_FILTER_CTL_REG_KER );
2026         udelay ( 1000 );
2027         
2028         /* Reset the MAC */
2029         mentormac_reset ( efab, 1 );
2030         /* Take MAC out of reset */
2031         mentormac_reset ( efab, 0 );
2032
2033         /* Set up event queue */
2034         falcon_create_special_buffer ( efab, efab->eventq, FALCON_EVQ_ID );
2035         EFAB_POPULATE_OWORD_3 ( reg,
2036                                 FCN_EVQ_EN, 1,
2037                                 FCN_EVQ_SIZE, FCN_EVQ_SIZE_512,
2038                                 FCN_EVQ_BUF_BASE_ID, FALCON_EVQ_ID );
2039         falcon_write ( efab, &reg, FCN_EVQ_PTR_TBL_KER );
2040         udelay ( 1000 );
2041
2042         /* Set timer register */
2043         EFAB_POPULATE_DWORD_2 ( timer_cmd,
2044                                 FCN_TIMER_MODE, FCN_TIMER_MODE_DIS,
2045                                 FCN_TIMER_VAL, 0 );
2046         falcon_writel ( efab, &timer_cmd, FCN_TIMER_CMD_REG_KER );
2047         udelay ( 1000 );
2048
2049         /* Initialise event queue read pointer */
2050         falcon_eventq_read_ack ( efab );
2051         
2052         /* Set up TX descriptor ring */
2053         falcon_create_special_buffer ( efab, efab->txd, FALCON_TXD_ID );
2054         EFAB_POPULATE_OWORD_5 ( reg,
2055                                 FCN_TX_DESCQ_EN, 1,
2056                                 FCN_TX_DESCQ_BUF_BASE_ID, FALCON_TXD_ID,
2057                                 FCN_TX_DESCQ_EVQ_ID, 0,
2058                                 FCN_TX_DESCQ_SIZE, FCN_TX_DESCQ_SIZE_512,
2059                                 FCN_TX_DESCQ_TYPE, 0 /* kernel queue */ );
2060         falcon_write ( efab, &reg, FCN_TX_DESC_PTR_TBL_KER );
2061
2062         /* Set up RX descriptor ring */
2063         falcon_create_special_buffer ( efab, efab->rxd, FALCON_RXD_ID );
2064         EFAB_POPULATE_OWORD_6 ( reg,
2065                                 FCN_RX_DESCQ_BUF_BASE_ID, FALCON_RXD_ID,
2066                                 FCN_RX_DESCQ_EVQ_ID, 0,
2067                                 FCN_RX_DESCQ_SIZE, FCN_RX_DESCQ_SIZE_512,
2068                                 FCN_RX_DESCQ_TYPE, 0 /* kernel queue */,
2069                                 FCN_RX_DESCQ_JUMBO, 1,
2070                                 FCN_RX_DESCQ_EN, 1 );
2071         falcon_write ( efab, &reg, FCN_RX_DESC_PTR_TBL_KER );
2072
2073         /* Program INT_ADR_REG_KER */
2074         EFAB_POPULATE_OWORD_1 ( reg,
2075                                 FCN_INT_ADR_KER,
2076                                 virt_to_bus ( &efab->int_ker ) );
2077         falcon_write ( efab, &reg, FCN_INT_ADR_REG_KER );
2078         udelay ( 1000 );
2079
2080         return 1;
2081 }
2082
2083 /** SPI device */
2084 struct efab_spi_device {
2085         /** Device ID */
2086         unsigned int device_id;
2087         /** Address length (in bytes) */
2088         unsigned int addr_len;
2089         /** Read command */
2090         unsigned int read_command;
2091 };
2092
2093 /**
2094  * Wait for SPI command completion
2095  *
2096  */
2097 static int falcon_spi_wait ( struct efab_nic *efab ) {
2098         efab_oword_t reg;
2099         int count;
2100
2101         count = 0;
2102         do {
2103                 udelay ( 100 );
2104                 falcon_read ( efab, &reg, FCN_EE_SPI_HCMD_REG_KER );
2105                 if ( EFAB_OWORD_FIELD ( reg, FCN_EE_SPI_HCMD_CMD_EN ) == 0 )
2106                         return 1;
2107         } while ( ++count < 1000 );
2108         printf ( "Timed out waiting for SPI\n" );
2109         return 0;
2110 }
2111
2112 /**
2113  * Perform SPI read
2114  *
2115  */
2116 static int falcon_spi_read ( struct efab_nic *efab,
2117                              struct efab_spi_device *spi,
2118                              int address, void *data, unsigned int len ) {
2119         efab_oword_t reg;
2120
2121         /* Program address register */
2122         EFAB_POPULATE_OWORD_1 ( reg, FCN_EE_SPI_HADR_ADR, address );
2123         falcon_write ( efab, &reg, FCN_EE_SPI_HADR_REG_KER );
2124         
2125         /* Issue read command */
2126         EFAB_POPULATE_OWORD_7 ( reg,
2127                                 FCN_EE_SPI_HCMD_CMD_EN, 1, 
2128                                 FCN_EE_SPI_HCMD_SF_SEL, spi->device_id,
2129                                 FCN_EE_SPI_HCMD_DABCNT, len,
2130                                 FCN_EE_SPI_HCMD_READ, FCN_EE_SPI_READ,
2131                                 FCN_EE_SPI_HCMD_DUBCNT, 0,
2132                                 FCN_EE_SPI_HCMD_ADBCNT, spi->addr_len,
2133                                 FCN_EE_SPI_HCMD_ENC, spi->read_command );
2134         falcon_write ( efab, &reg, FCN_EE_SPI_HCMD_REG_KER );
2135         
2136         /* Wait for read to complete */
2137         if ( ! falcon_spi_wait ( efab ) )
2138                 return 0;
2139         
2140         /* Read data */
2141         falcon_read ( efab, &reg, FCN_EE_SPI_HDATA_REG_KER );
2142         memcpy ( data, &reg, len );
2143
2144         return 1;
2145 }
2146
2147 #define SPI_READ_CMD 0x03
2148 #define AT25F1024_ADDR_LEN 3
2149 #define AT25F1024_READ_CMD SPI_READ_CMD
2150 #define MC25XX640_ADDR_LEN 2
2151 #define MC25XX640_READ_CMD SPI_READ_CMD
2152
2153 /** Falcon Flash SPI device */
2154 static struct efab_spi_device falcon_spi_flash = {
2155         .device_id      = FCN_EE_SPI_FLASH,
2156         .addr_len       = AT25F1024_ADDR_LEN,
2157         .read_command   = AT25F1024_READ_CMD,
2158 };
2159
2160 /** Falcon EEPROM SPI device */
2161 static struct efab_spi_device falcon_spi_large_eeprom = {
2162         .device_id      = FCN_EE_SPI_EEPROM,
2163         .addr_len       = MC25XX640_ADDR_LEN,
2164         .read_command   = MC25XX640_READ_CMD,
2165 };
2166
2167 /** Offset of MAC address within EEPROM or Flash */
2168 #define FALCON_MAC_ADDRESS_OFFSET(port) ( 0x310 + 0x08 * (port) )
2169
2170 /**
2171  * Read MAC address from EEPROM
2172  *
2173  */
2174 static int falcon_read_eeprom ( struct efab_nic *efab ) {
2175         efab_oword_t reg;
2176         int has_flash;
2177         struct efab_spi_device *spi;
2178
2179         /* Determine the SPI device containing the MAC address */
2180         falcon_read ( efab, &reg, FCN_GPIO_CTL_REG_KER );
2181         has_flash = EFAB_OWORD_FIELD ( reg, FCN_FLASH_PRESENT );
2182         spi = has_flash ? &falcon_spi_flash : &falcon_spi_large_eeprom;
2183
2184         return falcon_spi_read ( efab, spi,
2185                                  FALCON_MAC_ADDRESS_OFFSET ( efab->port ),
2186                                  efab->mac_addr, sizeof ( efab->mac_addr ) );
2187 }
2188
2189 /** RX descriptor */
2190 typedef efab_qword_t falcon_rx_desc_t;
2191
2192 /**
2193  * Build RX descriptor
2194  *
2195  */
2196 static void falcon_build_rx_desc ( struct efab_nic *efab,
2197                                    struct efab_rx_buf *rx_buf ) {
2198         falcon_rx_desc_t *rxd;
2199
2200         rxd = ( ( falcon_rx_desc_t * ) efab->rxd ) + rx_buf->id;
2201         EFAB_POPULATE_QWORD_2 ( *rxd,
2202                                 FCN_RX_KER_BUF_SIZE, EFAB_DATA_BUF_SIZE,
2203                                 FCN_RX_KER_BUF_ADR,
2204                                 virt_to_bus ( rx_buf->addr ) );
2205 }
2206
2207 /**
2208  * Update RX descriptor write pointer
2209  *
2210  */
2211 static void falcon_notify_rx_desc ( struct efab_nic *efab ) {
2212         efab_dword_t reg;
2213
2214         EFAB_POPULATE_DWORD_1 ( reg, FCN_RX_DESC_WPTR_DWORD,
2215                                 efab->rx_write_ptr );
2216         falcon_writel ( efab, &reg, FCN_RX_DESC_UPD_REG_KER_DWORD );
2217 }
2218
2219 /** TX descriptor */
2220 typedef efab_qword_t falcon_tx_desc_t;
2221
2222 /**
2223  * Build TX descriptor
2224  *
2225  */
2226 static void falcon_build_tx_desc ( struct efab_nic *efab,
2227                                    struct efab_tx_buf *tx_buf ) {
2228         falcon_rx_desc_t *txd;
2229
2230         txd = ( ( falcon_rx_desc_t * ) efab->txd ) + tx_buf->id;
2231         EFAB_POPULATE_QWORD_3 ( *txd,
2232                                 FCN_TX_KER_PORT, efab->port,
2233                                 FCN_TX_KER_BYTE_CNT, tx_buf->len,
2234                                 FCN_TX_KER_BUF_ADR,
2235                                 virt_to_bus ( tx_buf->addr ) );
2236 }
2237
2238 /**
2239  * Update TX descriptor write pointer
2240  *
2241  */
2242 static void falcon_notify_tx_desc ( struct efab_nic *efab ) {
2243         efab_dword_t reg;
2244
2245         EFAB_POPULATE_DWORD_1 ( reg, FCN_TX_DESC_WPTR_DWORD,
2246                                 efab->tx_write_ptr );
2247         falcon_writel ( efab, &reg, FCN_TX_DESC_UPD_REG_KER_DWORD );
2248 }
2249
2250 /** An event */
2251 typedef efab_qword_t falcon_event_t;
2252
2253 /**
2254  * Retrieve event from event queue
2255  *
2256  */
2257 static int falcon_fetch_event ( struct efab_nic *efab,
2258                                 struct efab_event *event ) {
2259         falcon_event_t *evt;
2260         int ev_code;
2261         int rx_port;
2262
2263         /* Check for event */
2264         evt = ( ( falcon_event_t * ) efab->eventq ) + efab->eventq_read_ptr;
2265         if ( EFAB_QWORD_IS_ZERO ( *evt ) ) {
2266                 /* No event */
2267                 return 0;
2268         }
2269         
2270         DBG ( "Event is " EFAB_QWORD_FMT "\n", EFAB_QWORD_VAL ( *evt ) );
2271
2272         /* Decode event */
2273         ev_code = EFAB_QWORD_FIELD ( *evt, FCN_EV_CODE );
2274         switch ( ev_code ) {
2275         case FCN_TX_IP_EV_DECODE:
2276                 event->type = EFAB_EV_TX;
2277                 break;
2278         case FCN_RX_IP_EV_DECODE:
2279                 event->type = EFAB_EV_RX;
2280                 event->rx_id = EFAB_QWORD_FIELD ( *evt, FCN_RX_EV_DESC_PTR );
2281                 event->rx_len = EFAB_QWORD_FIELD ( *evt, FCN_RX_EV_BYTE_CNT );
2282                 rx_port = EFAB_QWORD_FIELD ( *evt, FCN_RX_PORT );
2283                 if ( rx_port != efab->port ) {
2284                         /* Ignore packets on the wrong port.  We can't
2285                          * just set event->type = EFAB_EV_NONE,
2286                          * because then the descriptor ring won't get
2287                          * refilled.
2288                          */
2289                         event->rx_len = 0;
2290                 }
2291                 break;
2292         case FCN_DRIVER_EV_DECODE:
2293                 /* Ignore start-of-day events */
2294                 event->type = EFAB_EV_NONE;
2295                 break;
2296         default:
2297                 printf ( "Unknown event type %d\n", ev_code );
2298                 event->type = EFAB_EV_NONE;
2299         }
2300
2301         /* Clear event and any pending interrupts */
2302         EFAB_ZERO_QWORD ( *evt );
2303         falcon_writel ( efab, 0, FCN_INT_ACK_KER_REG );
2304         udelay ( 10 );
2305
2306         /* Increment and update event queue read pointer */
2307         efab->eventq_read_ptr = ( ( efab->eventq_read_ptr + 1 )
2308                                   % EFAB_EVQ_SIZE );
2309         falcon_eventq_read_ack ( efab );
2310
2311         return 1;
2312 }
2313
2314 /**
2315  * Enable/disable/generate interrupt
2316  *
2317  */
2318 static inline void falcon_interrupts ( struct efab_nic *efab, int enabled,
2319                                        int force ) {
2320         efab_oword_t int_en_reg_ker;
2321
2322         EFAB_POPULATE_OWORD_2 ( int_en_reg_ker,
2323                                 FCN_KER_INT_KER, force,
2324                                 FCN_DRV_INT_EN_KER, enabled );
2325         falcon_write ( efab, &int_en_reg_ker, FCN_INT_EN_REG_KER );     
2326 }
2327
2328 /**
2329  * Enable/disable interrupts
2330  *
2331  */
2332 static void falcon_mask_irq ( struct efab_nic *efab, int enabled ) {
2333         falcon_interrupts ( efab, enabled, 0 );
2334         if ( enabled ) {
2335                 /* Events won't trigger interrupts until we do this */
2336                 falcon_eventq_read_ack ( efab );
2337         }
2338 }
2339
2340 /**
2341  * Generate interrupt
2342  *
2343  */
2344 static void falcon_generate_irq ( struct efab_nic *efab ) {
2345         falcon_interrupts ( efab, 1, 1 );
2346 }
2347
2348 /**
2349  * Write dword to a Falcon MAC register
2350  *
2351  */
2352 static void falcon_mac_writel ( struct efab_nic *efab,
2353                                 efab_dword_t *value, unsigned int mac_reg ) {
2354         efab_oword_t temp;
2355
2356         EFAB_POPULATE_OWORD_1 ( temp, FCN_MAC_DATA,
2357                                 EFAB_DWORD_FIELD ( *value, FCN_MAC_DATA ) );
2358         falcon_write ( efab, &temp, FALCON_MAC_REG ( efab, mac_reg ) );
2359 }
2360
2361 /**
2362  * Read dword from a Falcon MAC register
2363  *
2364  */
2365 static void falcon_mac_readl ( struct efab_nic *efab, efab_dword_t *value,
2366                                unsigned int mac_reg ) {
2367         efab_oword_t temp;
2368
2369         falcon_read ( efab, &temp, FALCON_MAC_REG ( efab, mac_reg ) );
2370         EFAB_POPULATE_DWORD_1 ( *value, FCN_MAC_DATA,
2371                                 EFAB_OWORD_FIELD ( temp, FCN_MAC_DATA ) );
2372 }
2373
2374 /**
2375  * Initialise MAC
2376  *
2377  */
2378 static int falcon_init_mac ( struct efab_nic *efab ) {
2379         static struct efab_mentormac_parameters falcon_mentormac_params = {
2380                 .gmf_cfgfrth = 0x12,
2381                 .gmf_cfgftth = 0x08,
2382                 .gmf_cfghwmft = 0x1c,
2383                 .gmf_cfghwm = 0x3f,
2384                 .gmf_cfglwm = 0xa,
2385         };
2386         efab_oword_t reg;
2387         int link_speed;
2388
2389         /* Initialise PHY */
2390         alaska_init ( efab );
2391
2392         /* Initialise MAC */
2393         mentormac_init ( efab, &falcon_mentormac_params );
2394
2395         /* Configure the Falcon MAC wrapper */
2396         EFAB_POPULATE_OWORD_4 ( reg,
2397                                 FCN_XM_RX_JUMBO_MODE, 0,
2398                                 FCN_XM_CUT_THRU_MODE, 0,
2399                                 FCN_XM_TX_STAT_EN, 1,
2400                                 FCN_XM_RX_STAT_EN, 1);
2401         falcon_write ( efab, &reg, FCN_XM_GLB_CFG_REG_P0_KER );
2402
2403         EFAB_POPULATE_OWORD_6 ( reg, 
2404                                 FCN_XM_TXEN, 1,
2405                                 FCN_XM_TX_PRMBL, 1,
2406                                 FCN_XM_AUTO_PAD, 1,
2407                                 FCN_XM_TXCRC, 1,
2408                                 FCN_XM_WTF_DOES_THIS_DO, 1,
2409                                 FCN_XM_IPG, 0x3 );
2410         falcon_write ( efab, &reg, FCN_XM_TX_CFG_REG_P0_KER );
2411
2412         EFAB_POPULATE_OWORD_3 ( reg,
2413                                 FCN_XM_RXEN, 1,
2414                                 FCN_XM_AUTO_DEPAD, 1,
2415                                 FCN_XM_PASS_CRC_ERR, 1 );
2416         falcon_write ( efab, &reg, FCN_XM_RX_CFG_REG_P0_KER );
2417
2418 #warning "10G support not yet present"
2419 #define LPA_10000 0
2420         if ( efab->link_options & LPA_10000 ) {
2421                 link_speed = 0x3;
2422         } else if ( efab->link_options & LPA_1000 ) {
2423                 link_speed = 0x2;
2424         } else if ( efab->link_options & LPA_100 ) {
2425                 link_speed = 0x1;
2426         } else {
2427                 link_speed = 0x0;
2428         }
2429         EFAB_POPULATE_OWORD_5 ( reg,
2430                                 FCN_MAC_XOFF_VAL, 0xffff /* datasheet */,
2431                                 FCN_MAC_BCAD_ACPT, 1,
2432                                 FCN_MAC_UC_PROM, 0,
2433                                 FCN_MAC_LINK_STATUS, 1,
2434                                 FCN_MAC_SPEED, link_speed );
2435         falcon_write ( efab, &reg, ( efab->port == 0 ?
2436                              FCN_MAC0_CTRL_REG_KER : FCN_MAC1_CTRL_REG_KER ) );
2437
2438         return 1;
2439 }
2440
2441 /**
2442  * Wait for GMII access to complete
2443  *
2444  */
2445 static int falcon_gmii_wait ( struct efab_nic *efab ) {
2446         efab_oword_t md_stat;
2447         int count;
2448
2449         for ( count = 0 ; count < 1000 ; count++ ) {
2450                 udelay ( 10 );
2451                 falcon_read ( efab, &md_stat, FCN_MD_STAT_REG_KER );
2452                 if ( EFAB_OWORD_FIELD ( md_stat, FCN_MD_BSY ) == 0 )
2453                         return 1;
2454         }
2455         printf ( "Timed out waiting for GMII\n" );
2456         return 0;
2457 }
2458
2459 /** MDIO write */
2460 static void falcon_mdio_write ( struct efab_nic *efab, int location,
2461                                 int value ) {
2462         int phy_id = efab->port + 2;
2463         efab_oword_t reg;
2464
2465 #warning "10G PHY access not yet in place"
2466
2467         EFAB_TRACE ( "Writing GMII %d register %02x with %04x\n",
2468                      phy_id, location, value );
2469
2470         /* Check MII not currently being accessed */
2471         if ( ! falcon_gmii_wait ( efab ) )
2472                 return;
2473
2474         /* Write the address registers */
2475         EFAB_POPULATE_OWORD_1 ( reg, FCN_MD_PHY_ADR, 0 /* phy_id ? */ );
2476         falcon_write ( efab, &reg, FCN_MD_PHY_ADR_REG_KER );
2477         udelay ( 10 );
2478         EFAB_POPULATE_OWORD_2 ( reg,
2479                                 FCN_MD_PRT_ADR, phy_id,
2480                                 FCN_MD_DEV_ADR, location );
2481         falcon_write ( efab, &reg, FCN_MD_ID_REG_KER );
2482         udelay ( 10 );
2483
2484         /* Write data */
2485         EFAB_POPULATE_OWORD_1 ( reg, FCN_MD_TXD, value );
2486         falcon_write ( efab, &reg, FCN_MD_TXD_REG_KER );
2487         udelay ( 10 );
2488         EFAB_POPULATE_OWORD_2 ( reg,
2489                                 FCN_MD_WRC, 1,
2490                                 FCN_MD_GC, 1 );
2491         falcon_write ( efab, &reg, FCN_MD_CS_REG_KER );
2492         udelay ( 10 );
2493         
2494         /* Wait for data to be written */
2495         falcon_gmii_wait ( efab );
2496 }
2497
2498 /** MDIO read */
2499 static int falcon_mdio_read ( struct efab_nic *efab, int location ) {
2500         int phy_id = efab->port + 2;
2501         efab_oword_t reg;
2502         int value;
2503
2504         /* Check MII not currently being accessed */
2505         if ( ! falcon_gmii_wait ( efab ) )
2506                 return 0xffff;
2507
2508         /* Write the address registers */
2509         EFAB_POPULATE_OWORD_1 ( reg, FCN_MD_PHY_ADR, 0 /* phy_id ? */ );
2510         falcon_write ( efab, &reg, FCN_MD_PHY_ADR_REG_KER );
2511         udelay ( 10 );
2512         EFAB_POPULATE_OWORD_2 ( reg,
2513                                 FCN_MD_PRT_ADR, phy_id,
2514                                 FCN_MD_DEV_ADR, location );
2515         falcon_write ( efab, &reg, FCN_MD_ID_REG_KER );
2516         udelay ( 10 );
2517
2518         /* Request data to be read */
2519         EFAB_POPULATE_OWORD_2 ( reg,
2520                                 FCN_MD_RIC, 1,
2521                                 FCN_MD_GC, 1 );
2522         falcon_write ( efab, &reg, FCN_MD_CS_REG_KER );
2523         udelay ( 10 );
2524         
2525         /* Wait for data to become available */
2526         falcon_gmii_wait ( efab );
2527
2528         /* Read the data */
2529         falcon_read ( efab, &reg, FCN_MD_RXD_REG_KER );
2530         value = EFAB_OWORD_FIELD ( reg, FCN_MD_RXD );
2531
2532         EFAB_TRACE ( "Read from GMII %d register %02x, got %04x\n",
2533                      phy_id, location, value );
2534
2535         return value;
2536 }
2537
2538 static struct efab_operations falcon_operations = {
2539         .get_membase            = falcon_get_membase,
2540         .reset                  = falcon_reset,
2541         .init_nic               = falcon_init_nic,
2542         .read_eeprom            = falcon_read_eeprom,
2543         .build_rx_desc          = falcon_build_rx_desc,
2544         .notify_rx_desc         = falcon_notify_rx_desc,
2545         .build_tx_desc          = falcon_build_tx_desc,
2546         .notify_tx_desc         = falcon_notify_tx_desc,
2547         .fetch_event            = falcon_fetch_event,
2548         .mask_irq               = falcon_mask_irq,
2549         .generate_irq           = falcon_generate_irq,
2550         .mac_writel             = falcon_mac_writel,
2551         .mac_readl              = falcon_mac_readl,
2552         .init_mac               = falcon_init_mac,
2553         .mdio_write             = falcon_mdio_write,
2554         .mdio_read              = falcon_mdio_read,
2555 };
2556
2557 /**************************************************************************
2558  *
2559  * Etherfabric abstraction layer
2560  *
2561  **************************************************************************
2562  */
2563
2564 /**
2565  * Push RX buffer to RXD ring
2566  *
2567  */
2568 static inline void efab_push_rx_buffer ( struct efab_nic *efab,
2569                                          struct efab_rx_buf *rx_buf ) {
2570         /* Create RX descriptor */
2571         rx_buf->id = efab->rx_write_ptr;
2572         efab->op->build_rx_desc ( efab, rx_buf );
2573
2574         /* Update RX write pointer */
2575         efab->rx_write_ptr = ( efab->rx_write_ptr + 1 ) % EFAB_RXD_SIZE;
2576         efab->op->notify_rx_desc ( efab );
2577
2578         DBG ( "Added RX id %x\n", rx_buf->id );
2579 }
2580
2581 /**
2582  * Push TX buffer to TXD ring
2583  *
2584  */
2585 static inline void efab_push_tx_buffer ( struct efab_nic *efab,
2586                                          struct efab_tx_buf *tx_buf ) {
2587         /* Create TX descriptor */
2588         tx_buf->id = efab->tx_write_ptr;
2589         efab->op->build_tx_desc ( efab, tx_buf );
2590
2591         /* Update TX write pointer */
2592         efab->tx_write_ptr = ( efab->tx_write_ptr + 1 ) % EFAB_TXD_SIZE;
2593         efab->op->notify_tx_desc ( efab );
2594
2595         DBG ( "Added TX id %x\n", tx_buf->id );
2596 }
2597
2598 /**
2599  * Initialise MAC and wait for link up
2600  *
2601  */
2602 static int efab_init_mac ( struct efab_nic *efab ) {
2603         int count;
2604
2605         /* This can take several seconds */
2606         printf ( "Waiting for link.." );
2607         count = 0;
2608         do {
2609                 putchar ( '.' );
2610                 if ( ! efab->op->init_mac ( efab ) ) {
2611                         printf ( "failed\n" );
2612                         return 0;
2613                 }
2614                 if ( efab->link_up ) {
2615                         /* PHY init printed the message for us */
2616                         return 1;
2617                 }
2618                 sleep ( 1 );
2619         } while ( ++count < 5 );
2620         printf ( "timed out\n" );
2621
2622         return 0;
2623 }
2624
2625 /**
2626  * Initialise NIC
2627  *
2628  */
2629 static int efab_init_nic ( struct efab_nic *efab ) {
2630         int i;
2631
2632         /* Reset NIC */
2633         if ( ! efab->op->reset ( efab ) )
2634                 return 0;
2635
2636         /* Initialise NIC */
2637         if ( ! efab->op->init_nic ( efab ) )
2638                 return 0;
2639
2640         /* Push RX descriptors */
2641         for ( i = 0 ; i < EFAB_RX_BUFS ; i++ ) {
2642                 efab_push_rx_buffer ( efab, &efab->rx_bufs[i] );
2643         }
2644
2645         /* Read MAC address from EEPROM */
2646         if ( ! efab->op->read_eeprom ( efab ) )
2647                 return 0;
2648         efab->mac_addr[ETH_ALEN-1] += efab->port;
2649
2650         /* Initialise MAC and wait for link up */
2651         if ( ! efab_init_mac ( efab ) )
2652                 return 0;
2653
2654         return 1;
2655 }
2656
2657 /**************************************************************************
2658  *
2659  * Etherboot interface
2660  *
2661  **************************************************************************
2662  */
2663
2664 /**************************************************************************
2665 POLL - Wait for a frame
2666 ***************************************************************************/
2667 static int etherfabric_poll ( struct nic *nic, int retrieve ) {
2668         struct efab_nic *efab = nic->priv_data;
2669         struct efab_event event;
2670         static struct efab_rx_buf *rx_buf = NULL;
2671         int i;
2672
2673         /* Process the event queue until we hit either a packet
2674          * received event or an empty event slot.
2675          */
2676         while ( ( rx_buf == NULL ) &&
2677                 efab->op->fetch_event ( efab, &event ) ) {
2678                 if ( event.type == EFAB_EV_TX ) {
2679                         /* TX completed - mark as done */
2680                         DBG ( "TX id %x complete\n",
2681                               efab->tx_buf.id );
2682                         efab->tx_in_progress = 0;
2683                 } else if ( event.type == EFAB_EV_RX ) {
2684                         /* RX - find corresponding buffer */
2685                         for ( i = 0 ; i < EFAB_RX_BUFS ; i++ ) {
2686                                 if ( efab->rx_bufs[i].id == event.rx_id ) {
2687                                         rx_buf = &efab->rx_bufs[i];
2688                                         rx_buf->len = event.rx_len;
2689                                         DBG ( "RX id %x (len %x) received\n",
2690                                               rx_buf->id, rx_buf->len );
2691                                         break;
2692                                 }
2693                         }
2694                         if ( ! rx_buf ) {
2695                                 printf ( "Invalid RX ID %x\n", event.rx_id );
2696                         }
2697                 } else if ( event.type == EFAB_EV_NONE ) {
2698                         DBG ( "Ignorable event\n" );
2699                 } else {
2700                         DBG ( "Unknown event\n" );
2701                 }
2702         }
2703
2704         /* If there is no packet, return 0 */
2705         if ( ! rx_buf )
2706                 return 0;
2707
2708         /* If we don't want to retrieve it just yet, return 1 */
2709         if ( ! retrieve )
2710                 return 1;
2711
2712         /* Copy packet contents */
2713         nic->packetlen = rx_buf->len;
2714         memcpy ( nic->packet, rx_buf->addr, nic->packetlen );
2715
2716         /* Give this buffer back to the NIC */
2717         efab_push_rx_buffer ( efab, rx_buf );
2718
2719         /* Prepare to receive next packet */
2720         rx_buf = NULL;
2721
2722         return 1;
2723 }
2724
2725 /**************************************************************************
2726 TRANSMIT - Transmit a frame
2727 ***************************************************************************/
2728 static void etherfabric_transmit ( struct nic *nic, const char *dest,
2729                                    unsigned int type, unsigned int size,
2730                                    const char *data ) {
2731         struct efab_nic *efab = nic->priv_data;
2732         unsigned int nstype = htons ( type );
2733
2734         /* We can only transmit one packet at a time; a TX completion
2735          * event must be received before we can transmit the next
2736          * packet.  Since there is only one static TX buffer, we don't
2737          * worry unduly about overflow, but we report it anyway.
2738          */
2739         if ( efab->tx_in_progress ) {
2740                 printf ( "TX overflow!\n" );
2741         }
2742
2743         /* Fill TX buffer, pad to ETH_ZLEN */
2744         memcpy ( efab->tx_buf.addr, dest, ETH_ALEN );
2745         memcpy ( efab->tx_buf.addr + ETH_ALEN, nic->node_addr, ETH_ALEN );
2746         memcpy ( efab->tx_buf.addr + 2 * ETH_ALEN, &nstype, 2 );
2747         memcpy ( efab->tx_buf.addr + ETH_HLEN, data, size );
2748         size += ETH_HLEN;
2749         while ( size < ETH_ZLEN ) {
2750                 efab->tx_buf.addr[size++] = '\0';
2751         }
2752         efab->tx_buf.len = size;
2753
2754         /* Push TX descriptor */
2755         efab_push_tx_buffer ( efab, &efab->tx_buf );
2756
2757         /* There is no way to wait for TX complete (i.e. TX buffer
2758          * available to re-use for the next transmit) without reading
2759          * from the event queue.  We therefore simply leave the TX
2760          * buffer marked as "in use" until a TX completion event
2761          * happens to be picked up by a call to etherfabric_poll().
2762          */
2763         efab->tx_in_progress = 1;
2764
2765         return;
2766 }
2767
2768 /**************************************************************************
2769 DISABLE - Turn off ethernet interface
2770 ***************************************************************************/
2771 static void etherfabric_disable ( struct nic *nic ) {
2772         struct efab_nic *efab = nic->priv_data;
2773
2774         efab->op->reset ( efab );
2775         if ( efab->membase )
2776                 iounmap ( efab->membase );
2777 }
2778
2779 /**************************************************************************
2780 IRQ - handle interrupts
2781 ***************************************************************************/
2782 static void etherfabric_irq ( struct nic *nic, irq_action_t action ) {
2783         struct efab_nic *efab = nic->priv_data;
2784        
2785         switch ( action ) {
2786         case DISABLE :
2787                 efab->op->mask_irq ( efab, 1 );
2788                 break;
2789         case ENABLE :
2790                 efab->op->mask_irq ( efab, 0 );
2791                 break;
2792         case FORCE :
2793                 /* Force NIC to generate a receive interrupt */
2794                 efab->op->generate_irq ( efab );
2795                 break;
2796         }
2797         
2798         return;
2799 }
2800
2801 static struct nic_operations etherfabric_operations = {
2802         .connect        = dummy_connect,
2803         .poll           = etherfabric_poll,
2804         .transmit       = etherfabric_transmit,
2805         .irq            = etherfabric_irq,
2806 };
2807
2808 /**************************************************************************
2809 PROBE - Look for an adapter, this routine's visible to the outside
2810 ***************************************************************************/
2811 static int etherfabric_probe ( struct nic *nic, struct pci_device *pci ) {
2812         static struct efab_nic efab;
2813         static int nic_port = 1;
2814         struct efab_buffers *buffers;
2815         int i;
2816
2817         /* Set up our private data structure */
2818         nic->priv_data = &efab;
2819         memset ( &efab, 0, sizeof ( efab ) );
2820         memset ( &efab_buffers, 0, sizeof ( efab_buffers ) );
2821
2822         /* Hook in appropriate operations table.  Do this early. */
2823         if ( pci->device == EF1002_DEVID ) {
2824                 efab.op = &ef1002_operations;
2825         } else {
2826                 efab.op = &falcon_operations;
2827         }
2828
2829         /* Initialise efab data structure */
2830         efab.pci = pci;
2831         buffers = ( ( struct efab_buffers * )
2832                     ( ( ( void * ) &efab_buffers ) +
2833                       ( - virt_to_bus ( &efab_buffers ) ) % EFAB_BUF_ALIGN ) );
2834         efab.eventq = buffers->eventq;
2835         efab.txd = buffers->txd;
2836         efab.rxd = buffers->rxd;
2837         efab.tx_buf.addr = buffers->tx_buf;
2838         for ( i = 0 ; i < EFAB_RX_BUFS ; i++ ) {
2839                 efab.rx_bufs[i].addr = buffers->rx_buf[i];
2840         }
2841
2842         /* Enable the PCI device */
2843         adjust_pci_device ( pci );
2844         nic->ioaddr = pci->ioaddr & ~3;
2845         nic->irqno = pci->irq;
2846
2847         /* Get iobase/membase */
2848         efab.iobase = nic->ioaddr;
2849         efab.op->get_membase ( &efab );
2850
2851         /* Switch NIC ports (i.e. try different ports on each probe) */
2852         nic_port = 1 - nic_port;
2853         efab.port = nic_port;
2854
2855         /* Initialise hardware */
2856         if ( ! efab_init_nic ( &efab ) )
2857                 return 0;
2858         memcpy ( nic->node_addr, efab.mac_addr, ETH_ALEN );
2859
2860         /* hello world */
2861         printf ( "Found EtherFabric %s NIC %!\n", pci->name, nic->node_addr );
2862
2863         /* point to NIC specific routines */
2864         nic->nic_op = &etherfabric_operations;
2865
2866         return 1;
2867 }
2868
2869 static struct pci_device_id etherfabric_nics[] = {
2870 PCI_ROM(0x1924, 0xC101, "ef1002", "EtherFabric EF1002"),
2871 PCI_ROM(0x1924, 0x0703, "falcon", "EtherFabric Falcon"),
2872 };
2873
2874 PCI_DRIVER ( etherfabric_driver, etherfabric_nics, PCI_NO_CLASS );
2875
2876 DRIVER ( "EFAB", nic_driver, pci_driver, etherfabric_driver,
2877          etherfabric_probe, etherfabric_disable );
2878
2879 /*
2880  * Local variables:
2881  *  c-basic-offset: 8
2882  *  c-indent-level: 8
2883  *  tab-width: 8
2884  * End:
2885  */