src/drivers/net/etherfabric.c

   1 /**************************************************************************
   2  *
   3  * Etherboot driver for Level 5 Etherfabric network cards
   4  *
   5  * Written by Michael Brown <mbrown@fensystems.co.uk>
   6  *
   7  * Copyright Fen Systems Ltd. 2005
   8  * Copyright Level 5 Networks Inc. 2005
   9  *
  10  * This software may be used and distributed according to the terms of
  11  * the GNU General Public License (GPL), incorporated herein by
  12  * reference.  Drivers based on or derived from this code fall under
  13  * the GPL and must retain the authorship, copyright and license
  14  * notice.
  15  *
  16  **************************************************************************
  17  */
  18
  19 #include "etherboot.h"
  20 #include "nic.h"
  21 #include <gpxe/pci.h>
  22 #include <gpxe/bitbash.h>
  23 #include <gpxe/i2c.h>
  24 #include "timer.h"
  25 #define dma_addr_t unsigned long
  26 #include "etherfabric.h"
  27
  28 /**************************************************************************
  29  *
  30  * Constants and macros
  31  *
  32  **************************************************************************
  33  */
  34
  35 #define EFAB_ASSERT(x)                                                        \
  36         do {                                                                  \
  37                 if ( ! (x) ) {                                                \
  38                         DBG ( "ASSERT(%s) failed at %s line %d [%s]\n", #x,   \
  39                               __FILE__, __LINE__, __FUNCTION__ );             \
  40                 }                                                             \
  41         } while (0)
  42
  43 #define EFAB_TRACE(...)
  44
  45 #define EFAB_REGDUMP(...)
  46
  47 #define FALCON_USE_IO_BAR 1
  48
  49 /*
  50  * EtherFabric constants
  51  *
  52  */
  53
  54 /* PCI Definitions */
  55 #define EFAB_VENDID_LEVEL5      0x1924
  56 #define FALCON_P_DEVID          0x0703  /* Temporary PCI ID */
  57 #define EF1002_DEVID            0xC101
  58
  59 /**************************************************************************
  60  *
  61  * Data structures
  62  *
  63  **************************************************************************
  64  */
  65
  66 /*
  67  * Buffers used for TX, RX and event queue
  68  *
  69  */
  70 #define EFAB_BUF_ALIGN          4096
  71 #define EFAB_DATA_BUF_SIZE      2048
  72 #define EFAB_RX_BUFS            16
  73 #define EFAB_RXD_SIZE           512
  74 #define EFAB_TXD_SIZE           512
  75 #define EFAB_EVQ_SIZE           512
  76 struct efab_buffers {
  77         uint8_t eventq[4096];
  78         uint8_t rxd[4096];
  79         uint8_t txd[4096];
  80         uint8_t tx_buf[EFAB_DATA_BUF_SIZE];
  81         uint8_t rx_buf[EFAB_RX_BUFS][EFAB_DATA_BUF_SIZE];
  82         uint8_t padding[EFAB_BUF_ALIGN-1];
  83 };
  84 static struct efab_buffers efab_buffers;
  85
  86 /** An RX buffer */
  87 struct efab_rx_buf {
  88         uint8_t *addr;
  89         unsigned int len;
  90         int id;
  91 };
  92
  93 /** A TX buffer */
  94 struct efab_tx_buf {
  95         uint8_t *addr;
  96         unsigned int len;
  97         int id;
  98 };
  99
 100 /** Etherfabric event type */
 101 enum efab_event_type {
 102         EFAB_EV_NONE = 0,
 103         EFAB_EV_TX,
 104         EFAB_EV_RX,
 105 };
 106
 107 /** Etherfabric event */
 108 struct efab_event {
 109         /** Event type */
 110         enum efab_event_type type;
 111         /** RX buffer ID */
 112         int rx_id;
 113         /** RX length */
 114         unsigned int rx_len;
 115 };
 116
 117 /*
 118  * Etherfabric abstraction layer
 119  *
 120  */
 121 struct efab_nic;
 122 struct efab_operations {
 123         void ( * get_membase ) ( struct efab_nic *efab );
 124         int ( * reset ) ( struct efab_nic *efab );
 125         int ( * init_nic ) ( struct efab_nic *efab );
 126         int ( * read_eeprom ) ( struct efab_nic *efab );
 127         void ( * build_rx_desc ) ( struct efab_nic *efab,
 128                                    struct efab_rx_buf *rx_buf );
 129         void ( * notify_rx_desc ) ( struct efab_nic *efab );
 130         void ( * build_tx_desc ) ( struct efab_nic *efab,
 131                                    struct efab_tx_buf *tx_buf );
 132         void ( * notify_tx_desc ) ( struct efab_nic *efab );
 133         int ( * fetch_event ) ( struct efab_nic *efab,
 134                                 struct efab_event *event );
 135         void ( * mask_irq ) ( struct efab_nic *efab, int enabled );
 136         void ( * generate_irq ) ( struct efab_nic *efab );
 137         void ( * mac_writel ) ( struct efab_nic *efab, efab_dword_t *value,
 138                                 unsigned int mac_reg );
 139         void ( * mac_readl ) ( struct efab_nic *efab, efab_dword_t *value,
 140                                unsigned int mac_reg );
 141         int ( * init_mac ) ( struct efab_nic *efab );
 142         void ( * mdio_write ) ( struct efab_nic *efab, int location,
 143                                 int value );
 144         int ( * mdio_read ) ( struct efab_nic *efab, int location );
 145 };
 146
 147 /*
 148  * Driver private data structure
 149  *
 150  */
 151 struct efab_nic {
 152
 153         /** PCI device */
 154         struct pci_device *pci;
 155
 156         /** Operations table */
 157         struct efab_operations *op;
 158
 159         /** Memory base */
 160         void *membase;
 161
 162         /** I/O base */
 163         unsigned int iobase;
 164
 165         /** Buffers */
 166         uint8_t *eventq;                /* Falcon only */
 167         uint8_t *txd;                   /* Falcon only */
 168         uint8_t *rxd;                   /* Falcon only */
 169         struct efab_tx_buf tx_buf;
 170         struct efab_rx_buf rx_bufs[EFAB_RX_BUFS];
 171
 172         /** Buffer pointers */
 173         unsigned int eventq_read_ptr;   /* Falcon only */
 174         unsigned int tx_write_ptr;
 175         unsigned int rx_write_ptr;
 176         int tx_in_progress;
 177
 178         /** Port 0/1 on the NIC */
 179         int port;
 180
 181         /** MAC address */
 182         uint8_t mac_addr[ETH_ALEN];
 183         /** GMII link options */
 184         unsigned int link_options;
 185         /** Link status */
 186         int link_up;
 187
 188         /** INT_REG_KER for Falcon */
 189         efab_oword_t int_ker __attribute__ (( aligned ( 16 ) ));
 190
 191         /** EEPROM access */
 192         struct i2c_bit_basher ef1002_i2c;
 193         unsigned long ef1002_i2c_outputs;
 194         struct i2c_device ef1002_eeprom;
 195 };
 196
 197 /**************************************************************************
 198  *
 199  * GMII routines
 200  *
 201  **************************************************************************
 202  */
 203
 204 /* GMII registers */
 205 #define MII_BMSR                0x01    /* Basic mode status register  */
 206 #define MII_ADVERTISE           0x04    /* Advertisement control register */
 207 #define MII_LPA                 0x05    /* Link partner ability register*/
 208 #define GMII_GTCR               0x09    /* 1000BASE-T control register */
 209 #define GMII_GTSR               0x0a    /* 1000BASE-T status register */
 210 #define GMII_PSSR               0x11    /* PHY-specific status register */
 211
 212 /* Basic mode status register. */
 213 #define BMSR_LSTATUS            0x0004  /* Link status                 */
 214
 215 /* Link partner ability register. */
 216 #define LPA_10HALF              0x0020  /* Can do 10mbps half-duplex   */
 217 #define LPA_10FULL              0x0040  /* Can do 10mbps full-duplex   */
 218 #define LPA_100HALF             0x0080  /* Can do 100mbps half-duplex  */
 219 #define LPA_100FULL             0x0100  /* Can do 100mbps full-duplex  */
 220 #define LPA_100BASE4            0x0200  /* Can do 100mbps 4k packets   */
 221 #define LPA_PAUSE               0x0400  /* Bit 10 - MAC pause */
 222
 223 /* Pseudo extensions to the link partner ability register */
 224 #define LPA_1000FULL            0x00020000
 225 #define LPA_1000HALF            0x00010000
 226
 227 #define LPA_100                 (LPA_100FULL | LPA_100HALF | LPA_100BASE4)
 228 #define LPA_1000                ( LPA_1000FULL | LPA_1000HALF )
 229 #define LPA_DUPLEX              ( LPA_10FULL | LPA_100FULL | LPA_1000FULL )
 230
 231 /* Mask of bits not associated with speed or duplexity. */
 232 #define LPA_OTHER               ~( LPA_10FULL | LPA_10HALF | LPA_100FULL | \
 233                                    LPA_100HALF | LPA_1000FULL | LPA_1000HALF )
 234
 235 /* PHY-specific status register */
 236 #define PSSR_LSTATUS            0x0400  /* Bit 10 - link status */
 237
 238 /**
 239  * Retrieve GMII autonegotiation advertised abilities
 240  *
 241  */
 242 static unsigned int gmii_autoneg_advertised ( struct efab_nic *efab ) {
 243         unsigned int mii_advertise;
 244         unsigned int gmii_advertise;
 245
 246         /* Extended bits are in bits 8 and 9 of GMII_GTCR */
 247         mii_advertise = efab->op->mdio_read ( efab, MII_ADVERTISE );
 248         gmii_advertise = ( ( efab->op->mdio_read ( efab, GMII_GTCR ) >> 8 )
 249                            & 0x03 );
 250         return ( ( gmii_advertise << 16 ) | mii_advertise );
 251 }
 252
 253 /**
 254  * Retrieve GMII autonegotiation link partner abilities
 255  *
 256  */
 257 static unsigned int gmii_autoneg_lpa ( struct efab_nic *efab ) {
 258         unsigned int mii_lpa;
 259         unsigned int gmii_lpa;
 260
 261         /* Extended bits are in bits 10 and 11 of GMII_GTSR */
 262         mii_lpa = efab->op->mdio_read ( efab, MII_LPA );
 263         gmii_lpa = ( efab->op->mdio_read ( efab, GMII_GTSR ) >> 10 ) & 0x03;
 264         return ( ( gmii_lpa << 16 ) | mii_lpa );
 265 }
 266
 267 /**
 268  * Calculate GMII autonegotiated link technology
 269  *
 270  */
 271 static unsigned int gmii_nway_result ( unsigned int negotiated ) {
 272         unsigned int other_bits;
 273
 274         /* Mask out the speed and duplexity bits */
 275         other_bits = negotiated & LPA_OTHER;
 276
 277         if ( negotiated & LPA_1000FULL )
 278                 return ( other_bits | LPA_1000FULL );
 279         else if ( negotiated & LPA_1000HALF )
 280                 return ( other_bits | LPA_1000HALF );
 281         else if ( negotiated & LPA_100FULL )
 282                 return ( other_bits | LPA_100FULL );
 283         else if ( negotiated & LPA_100BASE4 )
 284                 return ( other_bits | LPA_100BASE4 );
 285         else if ( negotiated & LPA_100HALF )
 286                 return ( other_bits | LPA_100HALF );
 287         else if ( negotiated & LPA_10FULL )
 288                 return ( other_bits | LPA_10FULL );
 289         else return ( other_bits | LPA_10HALF );
 290 }
 291
 292 /**
 293  * Check GMII PHY link status
 294  *
 295  */
 296 static int gmii_link_ok ( struct efab_nic *efab ) {
 297         int status;
 298         int phy_status;
 299
 300         /* BMSR is latching - it returns "link down" if the link has
 301          * been down at any point since the last read.  To get a
 302          * real-time status, we therefore read the register twice and
 303          * use the result of the second read.
 304          */
 305         efab->op->mdio_read ( efab, MII_BMSR );
 306         status = efab->op->mdio_read ( efab, MII_BMSR );
 307
 308         /* Read the PHY-specific Status Register.  This is
 309          * non-latching, so we need do only a single read.
 310          */
 311         phy_status = efab->op->mdio_read ( efab, GMII_PSSR );
 312
 313         return ( ( status & BMSR_LSTATUS ) && ( phy_status & PSSR_LSTATUS ) );
 314 }
 315
 316 /**************************************************************************
 317  *
 318  * Alaska PHY
 319  *
 320  **************************************************************************
 321  */
 322
 323 /**
 324  * Initialise Alaska PHY
 325  *
 326  */
 327 static void alaska_init ( struct efab_nic *efab ) {
 328         unsigned int advertised, lpa;
 329
 330         /* Read link up status */
 331         efab->link_up = gmii_link_ok ( efab );
 332
 333         if ( ! efab->link_up )
 334                 return;
 335
 336         /* Determine link options from PHY. */
 337         advertised = gmii_autoneg_advertised ( efab );
 338         lpa = gmii_autoneg_lpa ( efab );
 339         efab->link_options = gmii_nway_result ( advertised & lpa );
 340
 341         printf ( "%dMbps %s-duplex (%04x,%04x)\n",
 342                  ( efab->link_options & LPA_1000 ? 1000 :
 343                    ( efab->link_options & LPA_100 ? 100 : 10 ) ),
 344                  ( efab->link_options & LPA_DUPLEX ? "full" : "half" ),
 345                  advertised, lpa );
 346 }
 347
 348 /**************************************************************************
 349  *
 350  * Mentor MAC
 351  *
 352  **************************************************************************
 353  */
 354
 355 /* GMAC configuration register 1 */
 356 #define GM_CFG1_REG_MAC 0x00
 357 #define GM_SW_RST_LBN 31
 358 #define GM_SW_RST_WIDTH 1
 359 #define GM_RX_FC_EN_LBN 5
 360 #define GM_RX_FC_EN_WIDTH 1
 361 #define GM_TX_FC_EN_LBN 4
 362 #define GM_TX_FC_EN_WIDTH 1
 363 #define GM_RX_EN_LBN 2
 364 #define GM_RX_EN_WIDTH 1
 365 #define GM_TX_EN_LBN 0
 366 #define GM_TX_EN_WIDTH 1
 367
 368 /* GMAC configuration register 2 */
 369 #define GM_CFG2_REG_MAC 0x01
 370 #define GM_PAMBL_LEN_LBN 12
 371 #define GM_PAMBL_LEN_WIDTH 4
 372 #define GM_IF_MODE_LBN 8
 373 #define GM_IF_MODE_WIDTH 2
 374 #define GM_PAD_CRC_EN_LBN 2
 375 #define GM_PAD_CRC_EN_WIDTH 1
 376 #define GM_FD_LBN 0
 377 #define GM_FD_WIDTH 1
 378
 379 /* GMAC maximum frame length register */
 380 #define GM_MAX_FLEN_REG_MAC 0x04
 381 #define GM_MAX_FLEN_LBN 0
 382 #define GM_MAX_FLEN_WIDTH 16
 383
 384 /* GMAC MII management configuration register */
 385 #define GM_MII_MGMT_CFG_REG_MAC 0x08
 386 #define GM_MGMT_CLK_SEL_LBN 0
 387 #define GM_MGMT_CLK_SEL_WIDTH 3
 388
 389 /* GMAC MII management command register */
 390 #define GM_MII_MGMT_CMD_REG_MAC 0x09
 391 #define GM_MGMT_SCAN_CYC_LBN 1
 392 #define GM_MGMT_SCAN_CYC_WIDTH 1
 393 #define GM_MGMT_RD_CYC_LBN 0
 394 #define GM_MGMT_RD_CYC_WIDTH 1
 395
 396 /* GMAC MII management address register */
 397 #define GM_MII_MGMT_ADR_REG_MAC 0x0a
 398 #define GM_MGMT_PHY_ADDR_LBN 8
 399 #define GM_MGMT_PHY_ADDR_WIDTH 5
 400 #define GM_MGMT_REG_ADDR_LBN 0
 401 #define GM_MGMT_REG_ADDR_WIDTH 5
 402
 403 /* GMAC MII management control register */
 404 #define GM_MII_MGMT_CTL_REG_MAC 0x0b
 405 #define GM_MGMT_CTL_LBN 0
 406 #define GM_MGMT_CTL_WIDTH 16
 407
 408 /* GMAC MII management status register */
 409 #define GM_MII_MGMT_STAT_REG_MAC 0x0c
 410 #define GM_MGMT_STAT_LBN 0
 411 #define GM_MGMT_STAT_WIDTH 16
 412
 413 /* GMAC MII management indicators register */
 414 #define GM_MII_MGMT_IND_REG_MAC 0x0d
 415 #define GM_MGMT_BUSY_LBN 0
 416 #define GM_MGMT_BUSY_WIDTH 1
 417
 418 /* GMAC station address register 1 */
 419 #define GM_ADR1_REG_MAC 0x10
 420 #define GM_HWADDR_5_LBN 24
 421 #define GM_HWADDR_5_WIDTH 8
 422 #define GM_HWADDR_4_LBN 16
 423 #define GM_HWADDR_4_WIDTH 8
 424 #define GM_HWADDR_3_LBN 8
 425 #define GM_HWADDR_3_WIDTH 8
 426 #define GM_HWADDR_2_LBN 0
 427 #define GM_HWADDR_2_WIDTH 8
 428
 429 /* GMAC station address register 2 */
 430 #define GM_ADR2_REG_MAC 0x11
 431 #define GM_HWADDR_1_LBN 24
 432 #define GM_HWADDR_1_WIDTH 8
 433 #define GM_HWADDR_0_LBN 16
 434 #define GM_HWADDR_0_WIDTH 8
 435
 436 /* GMAC FIFO configuration register 0 */
 437 #define GMF_CFG0_REG_MAC 0x12
 438 #define GMF_FTFENREQ_LBN 12
 439 #define GMF_FTFENREQ_WIDTH 1
 440 #define GMF_STFENREQ_LBN 11
 441 #define GMF_STFENREQ_WIDTH 1
 442 #define GMF_FRFENREQ_LBN 10
 443 #define GMF_FRFENREQ_WIDTH 1
 444 #define GMF_SRFENREQ_LBN 9
 445 #define GMF_SRFENREQ_WIDTH 1
 446 #define GMF_WTMENREQ_LBN 8
 447 #define GMF_WTMENREQ_WIDTH 1
 448
 449 /* GMAC FIFO configuration register 1 */
 450 #define GMF_CFG1_REG_MAC 0x13
 451 #define GMF_CFGFRTH_LBN 16
 452 #define GMF_CFGFRTH_WIDTH 5
 453 #define GMF_CFGXOFFRTX_LBN 0
 454 #define GMF_CFGXOFFRTX_WIDTH 16
 455
 456 /* GMAC FIFO configuration register 2 */
 457 #define GMF_CFG2_REG_MAC 0x14
 458 #define GMF_CFGHWM_LBN 16
 459 #define GMF_CFGHWM_WIDTH 6
 460 #define GMF_CFGLWM_LBN 0
 461 #define GMF_CFGLWM_WIDTH 6
 462
 463 /* GMAC FIFO configuration register 3 */
 464 #define GMF_CFG3_REG_MAC 0x15
 465 #define GMF_CFGHWMFT_LBN 16
 466 #define GMF_CFGHWMFT_WIDTH 6
 467 #define GMF_CFGFTTH_LBN 0
 468 #define GMF_CFGFTTH_WIDTH 6
 469
 470 /* GMAC FIFO configuration register 4 */
 471 #define GMF_CFG4_REG_MAC 0x16
 472 #define GMF_HSTFLTRFRM_PAUSE_LBN 12
 473 #define GMF_HSTFLTRFRM_PAUSE_WIDTH 12
 474
 475 /* GMAC FIFO configuration register 5 */
 476 #define GMF_CFG5_REG_MAC 0x17
 477 #define GMF_CFGHDPLX_LBN 22
 478 #define GMF_CFGHDPLX_WIDTH 1
 479 #define GMF_CFGBYTMODE_LBN 19
 480 #define GMF_CFGBYTMODE_WIDTH 1
 481 #define GMF_HSTDRPLT64_LBN 18
 482 #define GMF_HSTDRPLT64_WIDTH 1
 483 #define GMF_HSTFLTRFRMDC_PAUSE_LBN 12
 484 #define GMF_HSTFLTRFRMDC_PAUSE_WIDTH 1
 485
 486 struct efab_mentormac_parameters {
 487         int gmf_cfgfrth;
 488         int gmf_cfgftth;
 489         int gmf_cfghwmft;
 490         int gmf_cfghwm;
 491         int gmf_cfglwm;
 492 };
 493
 494 /**
 495  * Reset Mentor MAC
 496  *
 497  */
 498 static void mentormac_reset ( struct efab_nic *efab ) {
 499         efab_dword_t reg;
 500         int save_port;
 501
 502         /* Take into reset */
 503         EFAB_POPULATE_DWORD_1 ( reg, GM_SW_RST, 1 );
 504         efab->op->mac_writel ( efab, &reg, GM_CFG1_REG_MAC );
 505         udelay ( 1000 );
 506
 507         /* Take out of reset */
 508         EFAB_POPULATE_DWORD_1 ( reg, GM_SW_RST, 0 );
 509         efab->op->mac_writel ( efab, &reg, GM_CFG1_REG_MAC );
 510         udelay ( 1000 );
 511
 512         /* Mentor MAC connects both PHYs to MAC 0 */
 513         save_port = efab->port;
 514         efab->port = 0;
 515         /* Configure GMII interface so PHY is accessible.  Note that
 516          * GMII interface is connected only to port 0, and that on
 517          * Falcon this is a no-op.
 518          */
 519         EFAB_POPULATE_DWORD_1 ( reg, GM_MGMT_CLK_SEL, 0x4 );
 520         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CFG_REG_MAC );
 521         udelay ( 10 );
 522         efab->port = save_port;
 523 }
 524
 525 /**
 526  * Initialise Mentor MAC
 527  *
 528  */
 529 static void mentormac_init ( struct efab_nic *efab,
 530                              struct efab_mentormac_parameters *params ) {
 531         int pause, if_mode, full_duplex, bytemode, half_duplex;
 532         efab_dword_t reg;
 533
 534         /* Configuration register 1 */
 535         pause = ( efab->link_options & LPA_PAUSE ) ? 1 : 0;
 536         if ( ! ( efab->link_options & LPA_DUPLEX ) ) {
 537                 /* Half-duplex operation requires TX flow control */
 538                 pause = 1;
 539         }
 540         EFAB_POPULATE_DWORD_4 ( reg,
 541                                 GM_TX_EN, 1,
 542                                 GM_TX_FC_EN, pause,
 543                                 GM_RX_EN, 1,
 544                                 GM_RX_FC_EN, 1 );
 545         efab->op->mac_writel ( efab, &reg, GM_CFG1_REG_MAC );
 546         udelay ( 10 );
 547
 548         /* Configuration register 2 */
 549         if_mode = ( efab->link_options & LPA_1000 ) ? 2 : 1;
 550         full_duplex = ( efab->link_options & LPA_DUPLEX ) ? 1 : 0;
 551         EFAB_POPULATE_DWORD_4 ( reg,
 552                                 GM_IF_MODE, if_mode,
 553                                 GM_PAD_CRC_EN, 1,
 554                                 GM_FD, full_duplex,
 555                                 GM_PAMBL_LEN, 0x7 /* ? */ );
 556         efab->op->mac_writel ( efab, &reg, GM_CFG2_REG_MAC );
 557         udelay ( 10 );
 558
 559         /* Max frame len register */
 560         EFAB_POPULATE_DWORD_1 ( reg, GM_MAX_FLEN, ETH_FRAME_LEN );
 561         efab->op->mac_writel ( efab, &reg, GM_MAX_FLEN_REG_MAC );
 562         udelay ( 10 );
 563
 564         /* FIFO configuration register 0 */
 565         EFAB_POPULATE_DWORD_5 ( reg,
 566                                 GMF_FTFENREQ, 1,
 567                                 GMF_STFENREQ, 1,
 568                                 GMF_FRFENREQ, 1,
 569                                 GMF_SRFENREQ, 1,
 570                                 GMF_WTMENREQ, 1 );
 571         efab->op->mac_writel ( efab, &reg, GMF_CFG0_REG_MAC );
 572         udelay ( 10 );
 573
 574         /* FIFO configuration register 1 */
 575         EFAB_POPULATE_DWORD_2 ( reg,
 576                                 GMF_CFGFRTH, params->gmf_cfgfrth,
 577                                 GMF_CFGXOFFRTX, 0xffff );
 578         efab->op->mac_writel ( efab, &reg, GMF_CFG1_REG_MAC );
 579         udelay ( 10 );
 580
 581         /* FIFO configuration register 2 */
 582         EFAB_POPULATE_DWORD_2 ( reg,
 583                                 GMF_CFGHWM, params->gmf_cfghwm,
 584                                 GMF_CFGLWM, params->gmf_cfglwm );
 585         efab->op->mac_writel ( efab, &reg, GMF_CFG2_REG_MAC );
 586         udelay ( 10 );
 587
 588         /* FIFO configuration register 3 */
 589         EFAB_POPULATE_DWORD_2 ( reg,
 590                                 GMF_CFGHWMFT, params->gmf_cfghwmft,
 591                                 GMF_CFGFTTH, params->gmf_cfgftth );
 592         efab->op->mac_writel ( efab, &reg, GMF_CFG3_REG_MAC );
 593         udelay ( 10 );
 594
 595         /* FIFO configuration register 4 */
 596         EFAB_POPULATE_DWORD_1 ( reg, GMF_HSTFLTRFRM_PAUSE, 1 );
 597         efab->op->mac_writel ( efab, &reg, GMF_CFG4_REG_MAC );
 598         udelay ( 10 );
 599
 600         /* FIFO configuration register 5 */
 601         bytemode = ( efab->link_options & LPA_1000 ) ? 1 : 0;
 602         half_duplex = ( efab->link_options & LPA_DUPLEX ) ? 0 : 1;
 603         efab->op->mac_readl ( efab, &reg, GMF_CFG5_REG_MAC );
 604         EFAB_SET_DWORD_FIELD ( reg, GMF_CFGBYTMODE, bytemode );
 605         EFAB_SET_DWORD_FIELD ( reg, GMF_CFGHDPLX, half_duplex );
 606         EFAB_SET_DWORD_FIELD ( reg, GMF_HSTDRPLT64, half_duplex );
 607         EFAB_SET_DWORD_FIELD ( reg, GMF_HSTFLTRFRMDC_PAUSE, 0 );
 608         efab->op->mac_writel ( efab, &reg, GMF_CFG5_REG_MAC );
 609         udelay ( 10 );
 610
 611         /* MAC address */
 612         EFAB_POPULATE_DWORD_4 ( reg,
 613                                 GM_HWADDR_5, efab->mac_addr[5],
 614                                 GM_HWADDR_4, efab->mac_addr[4],
 615                                 GM_HWADDR_3, efab->mac_addr[3],
 616                                 GM_HWADDR_2, efab->mac_addr[2] );
 617         efab->op->mac_writel ( efab, &reg, GM_ADR1_REG_MAC );
 618         udelay ( 10 );
 619         EFAB_POPULATE_DWORD_2 ( reg,
 620                                 GM_HWADDR_1, efab->mac_addr[1],
 621                                 GM_HWADDR_0, efab->mac_addr[0] );
 622         efab->op->mac_writel ( efab, &reg, GM_ADR2_REG_MAC );
 623         udelay ( 10 );
 624 }
 625
 626 /**
 627  * Wait for GMII access to complete
 628  *
 629  */
 630 static int mentormac_gmii_wait ( struct efab_nic *efab ) {
 631         int count;
 632         efab_dword_t indicator;
 633
 634         for ( count = 0 ; count < 1000 ; count++ ) {
 635                 udelay ( 10 );
 636                 efab->op->mac_readl ( efab, &indicator,
 637                                       GM_MII_MGMT_IND_REG_MAC );
 638                 if ( EFAB_DWORD_FIELD ( indicator, GM_MGMT_BUSY ) == 0 )
 639                         return 1;
 640         }
 641         printf ( "Timed out waiting for GMII\n" );
 642         return 0;
 643 }
 644
 645 /**
 646  * Write a GMII register
 647  *
 648  */
 649 static void mentormac_mdio_write ( struct efab_nic *efab, int phy_id,
 650                                    int location, int value ) {
 651         efab_dword_t reg;
 652         int save_port;
 653
 654         EFAB_TRACE ( "Writing GMII %d register %02x with %04x\n", phy_id,
 655                      location, value );
 656
 657         /* Mentor MAC connects both PHYs to MAC 0 */
 658         save_port = efab->port;
 659         efab->port = 0;
 660
 661         /* Check MII not currently being accessed */
 662         if ( ! mentormac_gmii_wait ( efab ) )
 663                 goto out;
 664
 665         /* Write the address register */
 666         EFAB_POPULATE_DWORD_2 ( reg,
 667                                 GM_MGMT_PHY_ADDR, phy_id,
 668                                 GM_MGMT_REG_ADDR, location );
 669         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_ADR_REG_MAC );
 670         udelay ( 10 );
 671
 672         /* Write data */
 673         EFAB_POPULATE_DWORD_1 ( reg, GM_MGMT_CTL, value );
 674         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CTL_REG_MAC );
 675
 676         /* Wait for data to be written */
 677         mentormac_gmii_wait ( efab );
 678
 679  out:
 680         /* Restore efab->port */
 681         efab->port = save_port;
 682 }
 683
 684 /**
 685  * Read a GMII register
 686  *
 687  */
 688 static int mentormac_mdio_read ( struct efab_nic *efab, int phy_id,
 689                                  int location ) {
 690         efab_dword_t reg;
 691         int value = 0xffff;
 692         int save_port;
 693
 694         /* Mentor MAC connects both PHYs to MAC 0 */
 695         save_port = efab->port;
 696         efab->port = 0;
 697
 698         /* Check MII not currently being accessed */
 699         if ( ! mentormac_gmii_wait ( efab ) )
 700                 goto out;
 701
 702         /* Write the address register */
 703         EFAB_POPULATE_DWORD_2 ( reg,
 704                                 GM_MGMT_PHY_ADDR, phy_id,
 705                                 GM_MGMT_REG_ADDR, location );
 706         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_ADR_REG_MAC );
 707         udelay ( 10 );
 708
 709         /* Request data to be read */
 710         EFAB_POPULATE_DWORD_1 ( reg, GM_MGMT_RD_CYC, 1 );
 711         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CMD_REG_MAC );
 712
 713         /* Wait for data to be become available */
 714         if ( mentormac_gmii_wait ( efab ) ) {
 715                 /* Read data */
 716                 efab->op->mac_readl ( efab, &reg, GM_MII_MGMT_STAT_REG_MAC );
 717                 value = EFAB_DWORD_FIELD ( reg, GM_MGMT_STAT );
 718                 EFAB_TRACE ( "Read from GMII %d register %02x, got %04x\n",
 719                              phy_id, location, value );
 720         }
 721
 722         /* Signal completion */
 723         EFAB_ZERO_DWORD ( reg );
 724         efab->op->mac_writel ( efab, &reg, GM_MII_MGMT_CMD_REG_MAC );
 725         udelay ( 10 );
 726
 727  out:
 728         /* Restore efab->port */
 729         efab->port = save_port;
 730
 731         return value;
 732 }
 733
 734 /**************************************************************************
 735  *
 736  * EF1002 routines
 737  *
 738  **************************************************************************
 739  */
 740
 741 /** Control and General Status */
 742 #define EF1_CTR_GEN_STATUS0_REG 0x0
 743 #define EF1_MASTER_EVENTS_LBN 12
 744 #define EF1_MASTER_EVENTS_WIDTH 1
 745 #define EF1_TX_ENGINE_EN_LBN 19
 746 #define EF1_TX_ENGINE_EN_WIDTH 1
 747 #define EF1_RX_ENGINE_EN_LBN 18
 748 #define EF1_RX_ENGINE_EN_WIDTH 1
 749 #define EF1_LB_RESET_LBN 3
 750 #define EF1_LB_RESET_WIDTH 1
 751 #define EF1_MAC_RESET_LBN 2
 752 #define EF1_MAC_RESET_WIDTH 1
 753 #define EF1_CAM_ENABLE_LBN 1
 754 #define EF1_CAM_ENABLE_WIDTH 1
 755
 756 /** IRQ sources */
 757 #define EF1_IRQ_SRC_REG 0x0008
 758
 759 /** IRQ mask */
 760 #define EF1_IRQ_MASK_REG 0x000c
 761 #define EF1_IRQ_PHY1_LBN 11
 762 #define EF1_IRQ_PHY1_WIDTH 1
 763 #define EF1_IRQ_PHY0_LBN 10
 764 #define EF1_IRQ_PHY0_WIDTH 1
 765 #define EF1_IRQ_SERR_LBN 7
 766 #define EF1_IRQ_SERR_WIDTH 1
 767 #define EF1_IRQ_EVQ_LBN 3
 768 #define EF1_IRQ_EVQ_WIDTH 1
 769
 770 /** Event generation */
 771 #define EF1_EVT3_REG 0x38
 772
 773 /** EEPROM access */
 774 #define EF1_EEPROM_REG 0x0040
 775 #define EF1_EEPROM_LBN 0
 776 #define EF1_EEPROM_WIDTH 32
 777
 778 /** Control register 2 */
 779 #define EF1_CTL2_REG 0x4c
 780 #define EF1_MEM_MAP_4MB_LBN 11
 781 #define EF1_MEM_MAP_4MB_WIDTH 1
 782 #define EF1_EV_INTR_CLR_WRITE_LBN 6
 783 #define EF1_EV_INTR_CLR_WRITE_WIDTH 1
 784 #define EF1_SW_RESET_LBN 2
 785 #define EF1_SW_RESET_WIDTH 1
 786 #define EF1_INTR_AFTER_EVENT_LBN 1
 787 #define EF1_INTR_AFTER_EVENT_WIDTH 1
 788
 789 /** Event FIFO */
 790 #define EF1_EVENT_FIFO_REG 0x50
 791
 792 /** Event FIFO count */
 793 #define EF1_EVENT_FIFO_COUNT_REG 0x5c
 794 #define EF1_EV_COUNT_LBN 0
 795 #define EF1_EV_COUNT_WIDTH 16
 796
 797 /** TX DMA control and status */
 798 #define EF1_DMA_TX_CSR_REG 0x80
 799 #define EF1_DMA_TX_CSR_CHAIN_EN_LBN 8
 800 #define EF1_DMA_TX_CSR_CHAIN_EN_WIDTH 1
 801 #define EF1_DMA_TX_CSR_ENABLE_LBN 4
 802 #define EF1_DMA_TX_CSR_ENABLE_WIDTH 1
 803 #define EF1_DMA_TX_CSR_INT_EN_LBN 0
 804 #define EF1_DMA_TX_CSR_INT_EN_WIDTH 1
 805
 806 /** RX DMA control and status */
 807 #define EF1_DMA_RX_CSR_REG 0xa0
 808 #define EF1_DMA_RX_ABOVE_1GB_EN_LBN 6
 809 #define EF1_DMA_RX_ABOVE_1GB_EN_WIDTH 1
 810 #define EF1_DMA_RX_BELOW_1MB_EN_LBN 5
 811 #define EF1_DMA_RX_BELOW_1MB_EN_WIDTH 1
 812 #define EF1_DMA_RX_CSR_ENABLE_LBN 0
 813 #define EF1_DMA_RX_CSR_ENABLE_WIDTH 1
 814
 815 /** Level 5 watermark register (in MAC space) */
 816 #define EF1_GMF_L5WM_REG_MAC 0x20
 817 #define EF1_L5WM_LBN 0
 818 #define EF1_L5WM_WIDTH 32
 819
 820 /** MAC clock */
 821 #define EF1_GM_MAC_CLK_REG 0x112000
 822 #define EF1_GM_PORT0_MAC_CLK_LBN 0
 823 #define EF1_GM_PORT0_MAC_CLK_WIDTH 1
 824 #define EF1_GM_PORT1_MAC_CLK_LBN 1
 825 #define EF1_GM_PORT1_MAC_CLK_WIDTH 1
 826
 827 /** TX descriptor FIFO */
 828 #define EF1_TX_DESC_FIFO 0x141000
 829 #define EF1_TX_KER_EVQ_LBN 80
 830 #define EF1_TX_KER_EVQ_WIDTH 12
 831 #define EF1_TX_KER_IDX_LBN 64
 832 #define EF1_TX_KER_IDX_WIDTH 16
 833 #define EF1_TX_KER_MODE_LBN 63
 834 #define EF1_TX_KER_MODE_WIDTH 1
 835 #define EF1_TX_KER_PORT_LBN 60
 836 #define EF1_TX_KER_PORT_WIDTH 1
 837 #define EF1_TX_KER_CONT_LBN 56
 838 #define EF1_TX_KER_CONT_WIDTH 1
 839 #define EF1_TX_KER_BYTE_CNT_LBN 32
 840 #define EF1_TX_KER_BYTE_CNT_WIDTH 24
 841 #define EF1_TX_KER_BUF_ADR_LBN 0
 842 #define EF1_TX_KER_BUF_ADR_WIDTH 32
 843
 844 /** TX descriptor FIFO flush */
 845 #define EF1_TX_DESC_FIFO_FLUSH 0x141ffc
 846
 847 /** RX descriptor FIFO */
 848 #define EF1_RX_DESC_FIFO 0x145000
 849 #define EF1_RX_KER_EVQ_LBN 48
 850 #define EF1_RX_KER_EVQ_WIDTH 12
 851 #define EF1_RX_KER_IDX_LBN 32
 852 #define EF1_RX_KER_IDX_WIDTH 16
 853 #define EF1_RX_KER_BUF_ADR_LBN 0
 854 #define EF1_RX_KER_BUF_ADR_WIDTH 32
 855
 856 /** RX descriptor FIFO flush */
 857 #define EF1_RX_DESC_FIFO_FLUSH 0x145ffc
 858
 859 /** CAM */
 860 #define EF1_CAM_BASE 0x1c0000
 861 #define EF1_CAM_WTF_DOES_THIS_DO_LBN 0
 862 #define EF1_CAM_WTF_DOES_THIS_DO_WIDTH 32
 863
 864 /** Event queue pointers */
 865 #define EF1_EVQ_PTR_BASE 0x260000
 866 #define EF1_EVQ_SIZE_LBN 29
 867 #define EF1_EVQ_SIZE_WIDTH 2
 868 #define EF1_EVQ_SIZE_4K 3
 869 #define EF1_EVQ_SIZE_2K 2
 870 #define EF1_EVQ_SIZE_1K 1
 871 #define EF1_EVQ_SIZE_512 0
 872 #define EF1_EVQ_BUF_BASE_ID_LBN 0
 873 #define EF1_EVQ_BUF_BASE_ID_WIDTH 29
 874
 875 /* MAC registers */
 876 #define EF1002_MAC_REGBANK 0x110000
 877 #define EF1002_MAC_REGBANK_SIZE 0x1000
 878 #define EF1002_MAC_REG_SIZE 0x08
 879
 880 /** Offset of a MAC register within EF1002 */
 881 #define EF1002_MAC_REG( efab, mac_reg )                         \
 882         ( EF1002_MAC_REGBANK +                                  \
 883           ( (efab)->port * EF1002_MAC_REGBANK_SIZE ) +          \
 884           ( (mac_reg) * EF1002_MAC_REG_SIZE ) )
 885
 886 /* Event queue entries */
 887 #define EF1_EV_CODE_LBN 20
 888 #define EF1_EV_CODE_WIDTH 8
 889 #define EF1_RX_EV_DECODE 0x01
 890 #define EF1_TX_EV_DECODE 0x02
 891 #define EF1_DRV_GEN_EV_DECODE 0x0f
 892
 893 /* Receive events */
 894 #define EF1_RX_EV_LEN_LBN 48
 895 #define EF1_RX_EV_LEN_WIDTH 16
 896 #define EF1_RX_EV_PORT_LBN 17
 897 #define EF1_RX_EV_PORT_WIDTH 3
 898 #define EF1_RX_EV_OK_LBN 16
 899 #define EF1_RX_EV_OK_WIDTH 1
 900 #define EF1_RX_EV_IDX_LBN 0
 901 #define EF1_RX_EV_IDX_WIDTH 16
 902
 903 /* Transmit events */
 904 #define EF1_TX_EV_PORT_LBN 17
 905 #define EF1_TX_EV_PORT_WIDTH 3
 906 #define EF1_TX_EV_OK_LBN 16
 907 #define EF1_TX_EV_OK_WIDTH 1
 908 #define EF1_TX_EV_IDX_LBN 0
 909 #define EF1_TX_EV_IDX_WIDTH 16
 910
 911 /* I2C ID of the EEPROM */
 912 #define EF1_EEPROM_I2C_ID 0x50
 913
 914 /* Offset of MAC address within EEPROM */
 915 #define EF1_EEPROM_HWADDR_OFFSET 0x0
 916
 917 /**
 918  * Write dword to EF1002 register
 919  *
 920  */
 921 static inline void ef1002_writel ( struct efab_nic *efab, efab_dword_t *value,
 922                                    unsigned int reg ) {
 923         EFAB_REGDUMP ( "Writing register %x with " EFAB_DWORD_FMT "\n",
 924                        reg, EFAB_DWORD_VAL ( *value ) );
 925         writel ( value->u32[0], efab->membase + reg );
 926 }
 927
 928 /**
 929  * Read dword from an EF1002 register
 930  *
 931  */
 932 static inline void ef1002_readl ( struct efab_nic *efab, efab_dword_t *value,
 933                                   unsigned int reg ) {
 934         value->u32[0] = readl ( efab->membase + reg );
 935         EFAB_REGDUMP ( "Read from register %x, got " EFAB_DWORD_FMT "\n",
 936                        reg, EFAB_DWORD_VAL ( *value ) );
 937 }
 938
 939 /**
 940  * Read dword from an EF1002 register, silently
 941  *
 942  */
 943 static inline void ef1002_readl_silent ( struct efab_nic *efab,
 944                                          efab_dword_t *value,
 945                                          unsigned int reg ) {
 946         value->u32[0] = readl ( efab->membase + reg );
 947 }
 948
 949 /**
 950  * Get memory base
 951  *
 952  */
 953 static void ef1002_get_membase ( struct efab_nic *efab ) {
 954         unsigned long membase_phys;
 955
 956         membase_phys = pci_bar_start ( efab->pci, PCI_BASE_ADDRESS_0 );
 957         efab->membase = ioremap ( membase_phys, 0x800000 );
 958 }
 959
 960 /** PCI registers to backup/restore over a device reset */
 961 static const unsigned int efab_pci_reg_addr[] = {
 962         PCI_COMMAND, 0x0c /* PCI_CACHE_LINE_SIZE */,
 963         PCI_BASE_ADDRESS_0, PCI_BASE_ADDRESS_1, PCI_BASE_ADDRESS_2,
 964         PCI_BASE_ADDRESS_3, PCI_ROM_ADDRESS, PCI_INTERRUPT_LINE,
 965 };
 966 /** Number of registers in efab_pci_reg_addr */
 967 #define EFAB_NUM_PCI_REG \
 968         ( sizeof ( efab_pci_reg_addr ) / sizeof ( efab_pci_reg_addr[0] ) )
 969 /** PCI configuration space backup */
 970 struct efab_pci_reg {
 971         uint32_t reg[EFAB_NUM_PCI_REG];
 972 };
 973
 974 /*
 975  * I2C interface and EEPROM
 976  *
 977  */
 978
 979 static unsigned long ef1002_i2c_bits[] = {
 980         [I2C_BIT_SCL] = ( 1 << 30 ),
 981         [I2C_BIT_SDA] = ( 1 << 31 ),
 982 };
 983
 984 static void ef1002_i2c_write_bit ( struct bit_basher *basher,
 985                                    unsigned int bit_id, unsigned long data ) {
 986         struct efab_nic *efab = container_of ( basher, struct efab_nic,
 987                                                ef1002_i2c.basher );
 988         unsigned long mask;
 989         efab_dword_t reg;
 990
 991         mask = ef1002_i2c_bits[bit_id];
 992         efab->ef1002_i2c_outputs &= ~mask;
 993         efab->ef1002_i2c_outputs |= ( data & mask );
 994         EFAB_POPULATE_DWORD_1 ( reg, EF1_EEPROM, efab->ef1002_i2c_outputs );
 995         ef1002_writel ( efab, &reg, EF1_EEPROM_REG );
 996 }
 997
 998 static int ef1002_i2c_read_bit ( struct bit_basher *basher,
 999                                  unsigned int bit_id ) {
1000         struct efab_nic *efab = container_of ( basher, struct efab_nic,
1001                                                ef1002_i2c.basher );
1002         unsigned long mask;
1003         efab_dword_t reg;
1004
1005         mask = ef1002_i2c_bits[bit_id];
1006         ef1002_readl ( efab, &reg, EF1_EEPROM_REG );
1007         return ( EFAB_DWORD_FIELD ( reg, EF1_EEPROM ) & mask );
1008 }
1009
1010 static void ef1002_init_eeprom ( struct efab_nic *efab ) {
1011         efab->ef1002_i2c.basher.write = ef1002_i2c_write_bit;
1012         efab->ef1002_i2c.basher.read = ef1002_i2c_read_bit;
1013         init_i2c_bit_basher ( &efab->ef1002_i2c );
1014         efab->ef1002_eeprom.address = EF1_EEPROM_I2C_ID;
1015 }
1016
1017 /**
1018  * Reset device
1019  *
1020  */
1021 static int ef1002_reset ( struct efab_nic *efab ) {
1022         struct efab_pci_reg pci_reg;
1023         struct pci_device *pci_dev = efab->pci;
1024         efab_dword_t reg;
1025         unsigned int i;
1026         uint32_t tmp;
1027
1028         /* Back up PCI configuration registers */
1029         for ( i = 0 ; i < EFAB_NUM_PCI_REG ; i++ ) {
1030                 pci_read_config_dword ( pci_dev, efab_pci_reg_addr[i],
1031                                         &pci_reg.reg[i] );
1032         }
1033
1034         /* Reset the whole device. */
1035         EFAB_POPULATE_DWORD_1 ( reg, EF1_SW_RESET, 1 );
1036         ef1002_writel ( efab, &reg, EF1_CTL2_REG );
1037         mdelay ( 200 );
1038
1039         /* Restore PCI configuration space */
1040         for ( i = 0 ; i < EFAB_NUM_PCI_REG ; i++ ) {
1041                 pci_write_config_dword ( pci_dev, efab_pci_reg_addr[i],
1042                                          pci_reg.reg[i] );
1043         }
1044
1045         /* Verify PCI configuration space */
1046         for ( i = 0 ; i < EFAB_NUM_PCI_REG ; i++ ) {
1047                 pci_read_config_dword ( pci_dev, efab_pci_reg_addr[i], &tmp );
1048                 if ( tmp != pci_reg.reg[i] ) {
1049                         printf ( "PCI restore failed on register %02x "
1050                                  "(is %08lx, should be %08lx); reboot\n",
1051                                  i, tmp, pci_reg.reg[i] );
1052                         return 0;
1053                 }
1054         }
1055
1056         /* Verify device reset complete */
1057         ef1002_readl ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1058         if ( EFAB_DWORD_IS_ALL_ONES ( reg ) ) {
1059                 printf ( "Reset failed\n" );
1060                 return 0;
1061         }
1062
1063         return 1;
1064 }
1065
1066 /**
1067  * Initialise NIC
1068  *
1069  */
1070 static int ef1002_init_nic ( struct efab_nic *efab ) {
1071         efab_dword_t reg;
1072
1073         /* No idea what CAM is, but the 'datasheet' says that we have
1074          * to write these values in at start of day
1075          */
1076         EFAB_POPULATE_DWORD_1 ( reg, EF1_CAM_WTF_DOES_THIS_DO, 0x6 );
1077         ef1002_writel ( efab, &reg, EF1_CAM_BASE + 0x20018 );
1078         udelay ( 1000 );
1079         EFAB_POPULATE_DWORD_1 ( reg, EF1_CAM_WTF_DOES_THIS_DO, 0x01000000 );
1080         ef1002_writel ( efab, &reg, EF1_CAM_BASE + 0x00018 );
1081         udelay ( 1000 );
1082
1083         /* General control register 0 */
1084         ef1002_readl ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1085         EFAB_SET_DWORD_FIELD ( reg, EF1_MASTER_EVENTS, 0 );
1086         EFAB_SET_DWORD_FIELD ( reg, EF1_CAM_ENABLE, 1 );
1087         ef1002_writel ( efab, &reg, EF1_CTR_GEN_STATUS0_REG );
1088         udelay ( 1000 );
1089
1090         /* General control register 2 */
1091         ef1002_readl ( efab, &reg, EF1_CTL2_REG );
1092         EFAB_SET_DWORD_FIELD ( reg, EF1_INTR_AFTER_EVENT, 1 );
1093         EFAB_SET_DWORD_FIELD ( reg, EF1_EV_INTR_CLR_WRITE, 0 );
1094         EFAB_SET_DWORD_FIELD ( reg, EF1_MEM_MAP_4MB, 0 );
1095         ef1002_writel ( efab, &reg, EF1_CTL2_REG );
1096         udelay ( 1000 );
1097
1098         /* Enable RX DMA */
1099         ef1002_readl ( efab, &reg, EF1_DMA_RX_CSR_REG );
1100         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_RX_CSR_ENABLE, 1 );
1101         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_RX_BELOW_1MB_EN, 1 );
1102         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_RX_ABOVE_1GB_EN, 1 );
1103         ef1002_writel ( efab, &reg, EF1_DMA_RX_CSR_REG );
1104         udelay ( 1000 );
1105
1106         /* Enable TX DMA */
1107         ef1002_readl ( efab, &reg, EF1_DMA_TX_CSR_REG );
1108         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_TX_CSR_CHAIN_EN, 1 );
1109         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_TX_CSR_ENABLE, 0 /* ?? */ );
1110         EFAB_SET_DWORD_FIELD ( reg, EF1_DMA_TX_CSR_INT_EN, 0 /* ?? */ );
1111         ef1002_writel ( efab, &reg, EF1_DMA_TX_CSR_REG );
1112         udelay ( 1000 );
1113
1114         /* Flush descriptor queues */
1115         EFAB_ZERO_DWORD ( reg );
1116         ef1002_writel ( efab, &reg, EF1_RX_DESC_FIFO_FLUSH );
1117         ef1002_writel ( efab, &reg, EF1_TX_DESC_FIFO_FLUSH );
1118         wmb();
1119         udelay ( 10000 );
1120
1121         /* Reset MAC */
1122         mentormac_reset ( efab );
1123
1124         /* Attach I2C bus */
1125         ef1002_init_eeprom ( efab );
1126
1127         return 1;
1128 }
1129
1130 /**
1131  * Read MAC address from EEPROM
1132  *
1133  */
1134 static int ef1002_read_eeprom ( struct efab_nic *efab ) {
1135         struct i2c_interface *i2c = &efab->ef1002_i2c.i2c;
1136         struct i2c_device *i2cdev = &efab->ef1002_eeprom;
1137
1138         return ( i2c->read ( i2c, i2cdev, EF1_EEPROM_HWADDR_OFFSET,
1139                              efab->mac_addr, sizeof ( efab->mac_addr ) ) == 0);
1140 }
1141
1142 /** RX descriptor */
1143 typedef efab_qword_t ef1002_rx_desc_t;
1144
1145 /**
1146  * Build RX descriptor
1147  *
1148  */
1149 static void ef1002_build_rx_desc ( struct efab_nic *efab,
1150                                    struct efab_rx_buf *rx_buf ) {
1151         ef1002_rx_desc_t rxd;
1152
1153         EFAB_POPULATE_QWORD_3 ( rxd,
1154                                 EF1_RX_KER_EVQ, 0,
1155                                 EF1_RX_KER_IDX, rx_buf->id,
1156                                 EF1_RX_KER_BUF_ADR,
1157                                 virt_to_bus ( rx_buf->addr ) );
1158         ef1002_writel ( efab, &rxd.dword[0], EF1_RX_DESC_FIFO + 0 );
1159         ef1002_writel ( efab, &rxd.dword[1], EF1_RX_DESC_FIFO + 4 );
1160         udelay ( 10 );
1161 }
1162
1163 /**
1164  * Update RX descriptor write pointer
1165  *
1166  */
1167 static void ef1002_notify_rx_desc ( struct efab_nic *efab __unused ) {
1168         /* Nothing to do */
1169 }
1170
1171 /** TX descriptor */
1172 typedef efab_oword_t ef1002_tx_desc_t;
1173
1174 /**
1175  * Build TX descriptor
1176  *
1177  */
1178 static void ef1002_build_tx_desc ( struct efab_nic *efab,
1179                                    struct efab_tx_buf *tx_buf ) {
1180         ef1002_tx_desc_t txd;
1181
1182         EFAB_POPULATE_OWORD_7 ( txd,
1183                                 EF1_TX_KER_EVQ, 0,
1184                                 EF1_TX_KER_IDX, tx_buf->id,
1185                                 EF1_TX_KER_MODE, 0 /* IP mode */,
1186                                 EF1_TX_KER_PORT, efab->port,
1187                                 EF1_TX_KER_CONT, 0,
1188                                 EF1_TX_KER_BYTE_CNT, tx_buf->len,
1189                                 EF1_TX_KER_BUF_ADR,
1190                                 virt_to_bus ( tx_buf->addr ) );
1191
1192         ef1002_writel ( efab, &txd.dword[0], EF1_TX_DESC_FIFO + 0 );
1193         ef1002_writel ( efab, &txd.dword[1], EF1_TX_DESC_FIFO + 4 );
1194         ef1002_writel ( efab, &txd.dword[2], EF1_TX_DESC_FIFO + 8 );
1195         udelay ( 10 );
1196 }
1197
1198 /**
1199  * Update TX descriptor write pointer
1200  *
1201  */
1202 static void ef1002_notify_tx_desc ( struct efab_nic *efab __unused ) {
1203         /* Nothing to do */
1204 }
1205
1206 /** An event */
1207 typedef efab_qword_t ef1002_event_t;
1208
1209 /**
1210  * Retrieve event from event queue
1211  *
1212  */
1213 static int ef1002_fetch_event ( struct efab_nic *efab,
1214                                 struct efab_event *event ) {
1215         efab_dword_t reg;
1216         int ev_code;
1217         int words;
1218
1219         /* Check event FIFO depth */
1220         ef1002_readl_silent ( efab, &reg, EF1_EVENT_FIFO_COUNT_REG );
1221         words = EFAB_DWORD_FIELD ( reg, EF1_EV_COUNT );
1222         if ( ! words )
1223                 return 0;
1224
1225         /* Read event data */
1226         ef1002_readl ( efab, &reg, EF1_EVENT_FIFO_REG );
1227         DBG ( "Event is " EFAB_DWORD_FMT "\n", EFAB_DWORD_VAL ( reg ) );
1228
1229         /* Decode event */
1230         ev_code = EFAB_DWORD_FIELD ( reg, EF1_EV_CODE );
1231         switch ( ev_code ) {
1232         case EF1_TX_EV_DECODE:
1233                 event->type = EFAB_EV_TX;
1234                 break;
1235         case EF1_RX_EV_DECODE:
1236                 event->type = EFAB_EV_RX;
1237                 event->rx_id = EFAB_DWORD_FIELD ( reg, EF1_RX_EV_IDX );
1238                 /* RX len not available via event FIFO */
1239                 event->rx_len = ETH_FRAME_LEN;
1240                 break;
1241         default:
1242                 printf ( "Unknown event type %d data %08lx\n", ev_code,
1243                          EFAB_DWORD_FIELD ( reg, EFAB_DWORD_0 ) );
1244                 event->type = EFAB_EV_NONE;
1245         }
1246
1247         /* Clear any pending interrupts */
1248         ef1002_readl ( efab, &reg, EF1_IRQ_SRC_REG );
1249
1250         return 1;
1251 }
1252
1253 /**
1254  * Enable/disable interrupts
1255  *
1256  */
1257 static void ef1002_mask_irq ( struct efab_nic *efab, int enabled ) {
1258         efab_dword_t irq_mask;
1259
1260         EFAB_POPULATE_DWORD_2 ( irq_mask,
1261                                 EF1_IRQ_SERR, enabled,
1262                                 EF1_IRQ_EVQ, enabled );
1263         ef1002_writel ( efab, &irq_mask, EF1_IRQ_MASK_REG );
1264 }
1265
1266 /**
1267  * Generate interrupt
1268  *
1269  */
1270 static void ef1002_generate_irq ( struct efab_nic *efab ) {
1271         ef1002_event_t test_event;
1272
1273         EFAB_POPULATE_QWORD_1 ( test_event,
1274                                 EF1_EV_CODE, EF1_DRV_GEN_EV_DECODE );
1275         ef1002_writel ( efab, &test_event.dword[0], EF1_EVT3_REG );
1276 }
1277
1278 /**
1279  * Write dword to an EF1002 MAC register
1280  *
1281  */
1282 static void ef1002_mac_writel ( struct efab_nic *efab,
1283                                 efab_dword_t *value, unsigned int mac_reg ) {
1284         ef1002_writel ( efab, value, EF1002_MAC_REG ( efab, mac_reg ) );
1285 }
1286
1287 /**
1288  * Read dword from an EF1002 MAC register
1289  *
1290  */
1291 static void ef1002_mac_readl ( struct efab_nic *efab,
1292                                efab_dword_t *value, unsigned int mac_reg ) {
1293         ef1002_readl ( efab, value, EF1002_MAC_REG ( efab, mac_reg ) );
1294 }
1295
1296 /**
1297  * Initialise MAC
1298  *
1299  */
1300 static int ef1002_init_mac ( struct efab_nic *efab ) {
1301         static struct efab_mentormac_parameters ef1002_mentormac_params = {
1302                 .gmf_cfgfrth = 0x13,
1303                 .gmf_cfgftth = 0x10,
1304                 .gmf_cfghwmft = 0x555,
1305                 .gmf_cfghwm = 0x2a,
1306                 .gmf_cfglwm = 0x15,
1307         };
1308         efab_dword_t reg;
1309         unsigned int mac_clk;
1310
1311         /* Initialise PHY */
1312         alaska_init ( efab );
1313
1314         /* Initialise MAC */
1315         mentormac_init ( efab, &ef1002_mentormac_params );
1316
1317         /* Write Level 5 watermark register */
1318         EFAB_POPULATE_DWORD_1 ( reg, EF1_L5WM, 0x10040000 );
1319         efab->op->mac_writel ( efab, &reg, EF1_GMF_L5WM_REG_MAC );
1320         udelay ( 10 );
1321
1322         /* Set MAC clock speed */
1323         ef1002_readl ( efab, &reg, EF1_GM_MAC_CLK_REG );
1324         mac_clk = ( efab->link_options & LPA_1000 ) ? 0 : 1;
1325         if ( efab->port == 0 ) {
1326                 EFAB_SET_DWORD_FIELD ( reg, EF1_GM_PORT0_MAC_CLK, mac_clk );
1327         } else {
1328                 EFAB_SET_DWORD_FIELD ( reg, EF1_GM_PORT1_MAC_CLK, mac_clk );
1329         }
1330         ef1002_writel ( efab, &reg, EF1_GM_MAC_CLK_REG );
1331         udelay ( 10 );
1332
1333         return 1;
1334 }
1335
1336 /** MDIO write */
1337 static void ef1002_mdio_write ( struct efab_nic *efab, int location,
1338                                 int value ) {
1339         mentormac_mdio_write ( efab, efab->port + 2, location, value );
1340 }
1341
1342 /** MDIO read */
1343 static int ef1002_mdio_read ( struct efab_nic *efab, int location ) {
1344         return mentormac_mdio_read ( efab, efab->port + 2, location );
1345 }
1346
1347 static struct efab_operations ef1002_operations = {
1348         .get_membase            = ef1002_get_membase,
1349         .reset                  = ef1002_reset,
1350         .init_nic               = ef1002_init_nic,
1351         .read_eeprom            = ef1002_read_eeprom,
1352         .build_rx_desc          = ef1002_build_rx_desc,
1353         .notify_rx_desc         = ef1002_notify_rx_desc,
1354         .build_tx_desc          = ef1002_build_tx_desc,
1355         .notify_tx_desc         = ef1002_notify_tx_desc,
1356         .fetch_event            = ef1002_fetch_event,
1357         .mask_irq               = ef1002_mask_irq,
1358         .generate_irq           = ef1002_generate_irq,
1359         .mac_writel             = ef1002_mac_writel,
1360         .mac_readl              = ef1002_mac_readl,
1361         .init_mac               = ef1002_init_mac,
1362         .mdio_write             = ef1002_mdio_write,
1363         .mdio_read              = ef1002_mdio_read,
1364 };
1365
1366 /**************************************************************************
1367  *
1368  * Falcon routines
1369  *
1370  **************************************************************************
1371  */
1372
1373 /* I/O BAR address register */
1374 #define FCN_IOM_IND_ADR_REG 0x0
1375
1376 /* I/O BAR data register */
1377 #define FCN_IOM_IND_DAT_REG 0x4
1378
1379 /* Interrupt enable register */
1380 #define FCN_INT_EN_REG_KER 0x0010
1381 #define FCN_MEM_PERR_INT_EN_KER_LBN 5
1382 #define FCN_MEM_PERR_INT_EN_KER_WIDTH 1
1383 #define FCN_KER_INT_CHAR_LBN 4
1384 #define FCN_KER_INT_CHAR_WIDTH 1
1385 #define FCN_KER_INT_KER_LBN 3
1386 #define FCN_KER_INT_KER_WIDTH 1
1387 #define FCN_ILL_ADR_ERR_INT_EN_KER_LBN 2
1388 #define FCN_ILL_ADR_ERR_INT_EN_KER_WIDTH 1
1389 #define FCN_SRM_PERR_INT_EN_KER_LBN 1
1390 #define FCN_SRM_PERR_INT_EN_KER_WIDTH 1
1391 #define FCN_DRV_INT_EN_KER_LBN 0
1392 #define FCN_DRV_INT_EN_KER_WIDTH 1
1393
1394 /* Interrupt status register */
1395 #define FCN_INT_ADR_REG_KER     0x0030
1396 #define FCN_INT_ADR_KER_LBN 0
1397 #define FCN_INT_ADR_KER_WIDTH EFAB_DMA_TYPE_WIDTH ( 64 )
1398
1399 /* Interrupt acknowledge register */
1400 #define FCN_INT_ACK_KER_REG 0x0050
1401
1402 /* SPI host command register */
1403 #define FCN_EE_SPI_HCMD_REG_KER 0x0100
1404 #define FCN_EE_SPI_HCMD_CMD_EN_LBN 31
1405 #define FCN_EE_SPI_HCMD_CMD_EN_WIDTH 1
1406 #define FCN_EE_WR_TIMER_ACTIVE_LBN 28
1407 #define FCN_EE_WR_TIMER_ACTIVE_WIDTH 1
1408 #define FCN_EE_SPI_HCMD_SF_SEL_LBN 24
1409 #define FCN_EE_SPI_HCMD_SF_SEL_WIDTH 1
1410 #define FCN_EE_SPI_EEPROM 0
1411 #define FCN_EE_SPI_FLASH 1
1412 #define FCN_EE_SPI_HCMD_DABCNT_LBN 16
1413 #define FCN_EE_SPI_HCMD_DABCNT_WIDTH 5
1414 #define FCN_EE_SPI_HCMD_READ_LBN 15
1415 #define FCN_EE_SPI_HCMD_READ_WIDTH 1
1416 #define FCN_EE_SPI_READ 1
1417 #define FCN_EE_SPI_WRITE 0
1418 #define FCN_EE_SPI_HCMD_DUBCNT_LBN 12
1419 #define FCN_EE_SPI_HCMD_DUBCNT_WIDTH 2
1420 #define FCN_EE_SPI_HCMD_ADBCNT_LBN 8
1421 #define FCN_EE_SPI_HCMD_ADBCNT_WIDTH 2
1422 #define FCN_EE_SPI_HCMD_ENC_LBN 0
1423 #define FCN_EE_SPI_HCMD_ENC_WIDTH 8
1424
1425 /* SPI host address register */
1426 #define FCN_EE_SPI_HADR_REG_KER 0x0110
1427 #define FCN_EE_SPI_HADR_DUBYTE_LBN 24
1428 #define FCN_EE_SPI_HADR_DUBYTE_WIDTH 8
1429 #define FCN_EE_SPI_HADR_ADR_LBN 0
1430 #define FCN_EE_SPI_HADR_ADR_WIDTH 24
1431
1432 /* SPI host data register */
1433 #define FCN_EE_SPI_HDATA_REG_KER 0x0120
1434 #define FCN_EE_SPI_HDATA3_LBN 96
1435 #define FCN_EE_SPI_HDATA3_WIDTH 32
1436 #define FCN_EE_SPI_HDATA2_LBN 64
1437 #define FCN_EE_SPI_HDATA2_WIDTH 32
1438 #define FCN_EE_SPI_HDATA1_LBN 32
1439 #define FCN_EE_SPI_HDATA1_WIDTH 32
1440 #define FCN_EE_SPI_HDATA0_LBN 0
1441 #define FCN_EE_SPI_HDATA0_WIDTH 32
1442
1443 /* GPIO control register */
1444 #define FCN_GPIO_CTL_REG_KER 0x0210
1445 #define FCN_FLASH_PRESENT_LBN 7
1446 #define FCN_FLASH_PRESENT_WIDTH 1
1447 #define FCN_EEPROM_PRESENT_LBN 6
1448 #define FCN_EEPROM_PRESENT_WIDTH 1
1449
1450 /* Global control register */
1451 #define FCN_GLB_CTL_REG_KER     0x0220
1452 #define FCN_EXT_PHY_RST_CTL_LBN 63
1453 #define FCN_EXT_PHY_RST_CTL_WIDTH 1
1454 #define FCN_PCIE_SD_RST_CTL_LBN 61
1455 #define FCN_PCIE_SD_RST_CTL_WIDTH 1
1456 #define FCN_PCIX_RST_CTL_LBN 60
1457 #define FCN_PCIX_RST_CTL_WIDTH 1
1458 #define FCN_RST_EXT_PHY_LBN 31
1459 #define FCN_RST_EXT_PHY_WIDTH 1
1460 #define FCN_INT_RST_DUR_LBN 4
1461 #define FCN_INT_RST_DUR_WIDTH 3
1462 #define FCN_EXT_PHY_RST_DUR_LBN 1
1463 #define FCN_EXT_PHY_RST_DUR_WIDTH 3
1464 #define FCN_SWRST_LBN 0
1465 #define FCN_SWRST_WIDTH 1
1466 #define FCN_INCLUDE_IN_RESET 0
1467 #define FCN_EXCLUDE_FROM_RESET 1
1468
1469 /* Timer table for kernel access */
1470 #define FCN_TIMER_CMD_REG_KER 0x420
1471 #define FCN_TIMER_MODE_LBN 12
1472 #define FCN_TIMER_MODE_WIDTH 2
1473 #define FCN_TIMER_MODE_DIS 0
1474 #define FCN_TIMER_MODE_INT_HLDOFF 1
1475 #define FCN_TIMER_VAL_LBN 0
1476 #define FCN_TIMER_VAL_WIDTH 12
1477
1478 /* SRAM receive descriptor cache configuration register */
1479 #define FCN_SRM_RX_DC_CFG_REG_KER 0x610
1480 #define FCN_SRM_RX_DC_BASE_ADR_LBN 0
1481 #define FCN_SRM_RX_DC_BASE_ADR_WIDTH 21
1482
1483 /* SRAM transmit descriptor cache configuration register */
1484 #define FCN_SRM_TX_DC_CFG_REG_KER 0x620
1485 #define FCN_SRM_TX_DC_BASE_ADR_LBN 0
1486 #define FCN_SRM_TX_DC_BASE_ADR_WIDTH 21
1487
1488 /* Receive filter control register */
1489 #define FCN_RX_FILTER_CTL_REG_KER 0x810
1490 #define FCN_NUM_KER_LBN 24
1491 #define FCN_NUM_KER_WIDTH 2
1492
1493 /* Receive descriptor update register */
1494 #define FCN_RX_DESC_UPD_REG_KER 0x0830
1495 #define FCN_RX_DESC_WPTR_LBN 96
1496 #define FCN_RX_DESC_WPTR_WIDTH 12
1497 #define FCN_RX_DESC_UPD_REG_KER_DWORD ( FCN_RX_DESC_UPD_REG_KER + 12 )
1498 #define FCN_RX_DESC_WPTR_DWORD_LBN 0
1499 #define FCN_RX_DESC_WPTR_DWORD_WIDTH 12
1500
1501 /* Receive descriptor cache configuration register */
1502 #define FCN_RX_DC_CFG_REG_KER 0x840
1503 #define FCN_RX_DC_SIZE_LBN 0
1504 #define FCN_RX_DC_SIZE_WIDTH 2
1505
1506 /* Transmit descriptor update register */
1507 #define FCN_TX_DESC_UPD_REG_KER 0x0a10
1508 #define FCN_TX_DESC_WPTR_LBN 96
1509 #define FCN_TX_DESC_WPTR_WIDTH 12
1510 #define FCN_TX_DESC_UPD_REG_KER_DWORD ( FCN_TX_DESC_UPD_REG_KER + 12 )
1511 #define FCN_TX_DESC_WPTR_DWORD_LBN 0
1512 #define FCN_TX_DESC_WPTR_DWORD_WIDTH 12
1513
1514 /* Transmit descriptor cache configuration register */
1515 #define FCN_TX_DC_CFG_REG_KER 0xa20
1516 #define FCN_TX_DC_SIZE_LBN 0
1517 #define FCN_TX_DC_SIZE_WIDTH 2
1518
1519 /* PHY management transmit data register */
1520 #define FCN_MD_TXD_REG_KER 0xc00
1521 #define FCN_MD_TXD_LBN 0
1522 #define FCN_MD_TXD_WIDTH 16
1523
1524 /* PHY management receive data register */
1525 #define FCN_MD_RXD_REG_KER 0xc10
1526 #define FCN_MD_RXD_LBN 0
1527 #define FCN_MD_RXD_WIDTH 16
1528
1529 /* PHY management configuration & status register */
1530 #define FCN_MD_CS_REG_KER 0xc20
1531 #define FCN_MD_GC_LBN 4
1532 #define FCN_MD_GC_WIDTH 1
1533 #define FCN_MD_RIC_LBN 2
1534 #define FCN_MD_RIC_WIDTH 1
1535 #define FCN_MD_WRC_LBN 0
1536 #define FCN_MD_WRC_WIDTH 1
1537
1538 /* PHY management PHY address register */
1539 #define FCN_MD_PHY_ADR_REG_KER 0xc30
1540 #define FCN_MD_PHY_ADR_LBN 0
1541 #define FCN_MD_PHY_ADR_WIDTH 16
1542
1543 /* PHY management ID register */
1544 #define FCN_MD_ID_REG_KER 0xc40
1545 #define FCN_MD_PRT_ADR_LBN 11
1546 #define FCN_MD_PRT_ADR_WIDTH 5
1547 #define FCN_MD_DEV_ADR_LBN 6
1548 #define FCN_MD_DEV_ADR_WIDTH 5
1549
1550 /* PHY management status & mask register */
1551 #define FCN_MD_STAT_REG_KER 0xc50
1552 #define FCN_MD_BSY_LBN 0
1553 #define FCN_MD_BSY_WIDTH 1
1554
1555 /* Port 0 and 1 MAC control registers */
1556 #define FCN_MAC0_CTRL_REG_KER 0xc80
1557 #define FCN_MAC1_CTRL_REG_KER 0xc90
1558 #define FCN_MAC_XOFF_VAL_LBN 16
1559 #define FCN_MAC_XOFF_VAL_WIDTH 16
1560 #define FCN_MAC_BCAD_ACPT_LBN 4
1561 #define FCN_MAC_BCAD_ACPT_WIDTH 1
1562 #define FCN_MAC_UC_PROM_LBN 3
1563 #define FCN_MAC_UC_PROM_WIDTH 1
1564 #define FCN_MAC_LINK_STATUS_LBN 2
1565 #define FCN_MAC_LINK_STATUS_WIDTH 1
1566 #define FCN_MAC_SPEED_LBN 0
1567 #define FCN_MAC_SPEED_WIDTH 2
1568
1569 /* XGMAC global configuration - port 0*/
1570 #define FCN_XM_GLB_CFG_REG_P0_KER 0x1220
1571 #define FCN_XM_RX_STAT_EN_LBN 11
1572 #define FCN_XM_RX_STAT_EN_WIDTH 1
1573 #define FCN_XM_TX_STAT_EN_LBN 10
1574 #define FCN_XM_TX_STAT_EN_WIDTH 1
1575 #define FCN_XM_CUT_THRU_MODE_LBN 7
1576 #define FCN_XM_CUT_THRU_MODE_WIDTH 1
1577 #define FCN_XM_RX_JUMBO_MODE_LBN 6
1578 #define FCN_XM_RX_JUMBO_MODE_WIDTH 1
1579
1580 /* XGMAC transmit configuration - port 0 */
1581 #define FCN_XM_TX_CFG_REG_P0_KER 0x1230
1582 #define FCN_XM_IPG_LBN 16
1583 #define FCN_XM_IPG_WIDTH 4
1584 #define FCN_XM_WTF_DOES_THIS_DO_LBN 9
1585 #define FCN_XM_WTF_DOES_THIS_DO_WIDTH 1
1586 #define FCN_XM_TXCRC_LBN 8
1587 #define FCN_XM_TXCRC_WIDTH 1
1588 #define FCN_XM_AUTO_PAD_LBN 5
1589 #define FCN_XM_AUTO_PAD_WIDTH 1
1590 #define FCN_XM_TX_PRMBL_LBN 2
1591 #define FCN_XM_TX_PRMBL_WIDTH 1
1592 #define FCN_XM_TXEN_LBN 1
1593 #define FCN_XM_TXEN_WIDTH 1
1594
1595 /* XGMAC receive configuration - port 0 */
1596 #define FCN_XM_RX_CFG_REG_P0_KER 0x1240
1597 #define FCN_XM_PASS_CRC_ERR_LBN 25
1598 #define FCN_XM_PASS_CRC_ERR_WIDTH 1
1599 #define FCN_XM_AUTO_DEPAD_LBN 8
1600 #define FCN_XM_AUTO_DEPAD_WIDTH 1
1601 #define FCN_XM_RXEN_LBN 1
1602 #define FCN_XM_RXEN_WIDTH 1
1603
1604 /* Receive descriptor pointer table */
1605 #define FCN_RX_DESC_PTR_TBL_KER 0x11800
1606 #define FCN_RX_DESCQ_BUF_BASE_ID_LBN 36
1607 #define FCN_RX_DESCQ_BUF_BASE_ID_WIDTH 20
1608 #define FCN_RX_DESCQ_EVQ_ID_LBN 24
1609 #define FCN_RX_DESCQ_EVQ_ID_WIDTH 12
1610 #define FCN_RX_DESCQ_OWNER_ID_LBN 10
1611 #define FCN_RX_DESCQ_OWNER_ID_WIDTH 14
1612 #define FCN_RX_DESCQ_SIZE_LBN 3
1613 #define FCN_RX_DESCQ_SIZE_WIDTH 2
1614 #define FCN_RX_DESCQ_SIZE_4K 3
1615 #define FCN_RX_DESCQ_SIZE_2K 2
1616 #define FCN_RX_DESCQ_SIZE_1K 1
1617 #define FCN_RX_DESCQ_SIZE_512 0
1618 #define FCN_RX_DESCQ_TYPE_LBN 2
1619 #define FCN_RX_DESCQ_TYPE_WIDTH 1
1620 #define FCN_RX_DESCQ_JUMBO_LBN 1
1621 #define FCN_RX_DESCQ_JUMBO_WIDTH 1
1622 #define FCN_RX_DESCQ_EN_LBN 0
1623 #define FCN_RX_DESCQ_EN_WIDTH 1
1624
1625 /* Transmit descriptor pointer table */
1626 #define FCN_TX_DESC_PTR_TBL_KER 0x11900
1627 #define FCN_TX_DESCQ_EN_LBN 88
1628 #define FCN_TX_DESCQ_EN_WIDTH 1
1629 #define FCN_TX_DESCQ_BUF_BASE_ID_LBN 36
1630 #define FCN_TX_DESCQ_BUF_BASE_ID_WIDTH 20
1631 #define FCN_TX_DESCQ_EVQ_ID_LBN 24
1632 #define FCN_TX_DESCQ_EVQ_ID_WIDTH 12
1633 #define FCN_TX_DESCQ_OWNER_ID_LBN 10
1634 #define FCN_TX_DESCQ_OWNER_ID_WIDTH 14
1635 #define FCN_TX_DESCQ_SIZE_LBN 3
1636 #define FCN_TX_DESCQ_SIZE_WIDTH 2
1637 #define FCN_TX_DESCQ_SIZE_4K 3
1638 #define FCN_TX_DESCQ_SIZE_2K 2
1639 #define FCN_TX_DESCQ_SIZE_1K 1
1640 #define FCN_TX_DESCQ_SIZE_512 0
1641 #define FCN_TX_DESCQ_TYPE_LBN 1
1642 #define FCN_TX_DESCQ_TYPE_WIDTH 2
1643 #define FCN_TX_DESCQ_FLUSH_LBN 0
1644 #define FCN_TX_DESCQ_FLUSH_WIDTH 1
1645
1646 /* Event queue pointer */
1647 #define FCN_EVQ_PTR_TBL_KER 0x11a00
1648 #define FCN_EVQ_EN_LBN 23
1649 #define FCN_EVQ_EN_WIDTH 1
1650 #define FCN_EVQ_SIZE_LBN 20
1651 #define FCN_EVQ_SIZE_WIDTH 3
1652 #define FCN_EVQ_SIZE_32K 6
1653 #define FCN_EVQ_SIZE_16K 5
1654 #define FCN_EVQ_SIZE_8K 4
1655 #define FCN_EVQ_SIZE_4K 3
1656 #define FCN_EVQ_SIZE_2K 2
1657 #define FCN_EVQ_SIZE_1K 1
1658 #define FCN_EVQ_SIZE_512 0
1659 #define FCN_EVQ_BUF_BASE_ID_LBN 0
1660 #define FCN_EVQ_BUF_BASE_ID_WIDTH 20
1661
1662 /* Event queue read pointer */
1663 #define FCN_EVQ_RPTR_REG_KER 0x11b00
1664 #define FCN_EVQ_RPTR_LBN 0
1665 #define FCN_EVQ_RPTR_WIDTH 14
1666 #define FCN_EVQ_RPTR_REG_KER_DWORD ( FCN_EVQ_RPTR_REG_KER + 0 )
1667 #define FCN_EVQ_RPTR_DWORD_LBN 0
1668 #define FCN_EVQ_RPTR_DWORD_WIDTH 14
1669
1670 /* Special buffer descriptors */
1671 #define FCN_BUF_FULL_TBL_KER 0x18000
1672 #define FCN_IP_DAT_BUF_SIZE_LBN 50
1673 #define FCN_IP_DAT_BUF_SIZE_WIDTH 1
1674 #define FCN_IP_DAT_BUF_SIZE_8K 1
1675 #define FCN_IP_DAT_BUF_SIZE_4K 0
1676 #define FCN_BUF_ADR_FBUF_LBN 14
1677 #define FCN_BUF_ADR_FBUF_WIDTH 34
1678 #define FCN_BUF_OWNER_ID_FBUF_LBN 0
1679 #define FCN_BUF_OWNER_ID_FBUF_WIDTH 14
1680
1681 /* MAC registers */
1682 #define FALCON_MAC_REGBANK 0xe00
1683 #define FALCON_MAC_REGBANK_SIZE 0x200
1684 #define FALCON_MAC_REG_SIZE 0x10
1685
1686 /** Offset of a MAC register within Falcon */
1687 #define FALCON_MAC_REG( efab, mac_reg )                         \
1688         ( FALCON_MAC_REGBANK +                                  \
1689           ( (efab)->port * FALCON_MAC_REGBANK_SIZE ) +          \
1690           ( (mac_reg) * FALCON_MAC_REG_SIZE ) )
1691 #define FCN_MAC_DATA_LBN 0
1692 #define FCN_MAC_DATA_WIDTH 32
1693
1694 /* Transmit descriptor */
1695 #define FCN_TX_KER_PORT_LBN 63
1696 #define FCN_TX_KER_PORT_WIDTH 1
1697 #define FCN_TX_KER_BYTE_CNT_LBN 48
1698 #define FCN_TX_KER_BYTE_CNT_WIDTH 14
1699 #define FCN_TX_KER_BUF_ADR_LBN 0
1700 #define FCN_TX_KER_BUF_ADR_WIDTH EFAB_DMA_TYPE_WIDTH ( 46 )
1701
1702 /* Receive descriptor */
1703 #define FCN_RX_KER_BUF_SIZE_LBN 48
1704 #define FCN_RX_KER_BUF_SIZE_WIDTH 14
1705 #define FCN_RX_KER_BUF_ADR_LBN 0
1706 #define FCN_RX_KER_BUF_ADR_WIDTH EFAB_DMA_TYPE_WIDTH ( 46 )
1707
1708 /* Event queue entries */
1709 #define FCN_EV_CODE_LBN 60
1710 #define FCN_EV_CODE_WIDTH 4
1711 #define FCN_RX_IP_EV_DECODE 0
1712 #define FCN_TX_IP_EV_DECODE 2
1713 #define FCN_DRIVER_EV_DECODE 5
1714
1715 /* Receive events */
1716 #define FCN_RX_PORT_LBN 30
1717 #define FCN_RX_PORT_WIDTH 1
1718 #define FCN_RX_EV_BYTE_CNT_LBN 16
1719 #define FCN_RX_EV_BYTE_CNT_WIDTH 14
1720 #define FCN_RX_EV_DESC_PTR_LBN 0
1721 #define FCN_RX_EV_DESC_PTR_WIDTH 12
1722
1723 /* Transmit events */
1724 #define FCN_TX_EV_DESC_PTR_LBN 0
1725 #define FCN_TX_EV_DESC_PTR_WIDTH 12
1726
1727 /* Fixed special buffer numbers to use */
1728 #define FALCON_EVQ_ID 0
1729 #define FALCON_TXD_ID 1
1730 #define FALCON_RXD_ID 2
1731
1732 #if FALCON_USE_IO_BAR
1733
1734 /* Write dword via the I/O BAR */
1735 static inline void _falcon_writel ( struct efab_nic *efab, uint32_t value,
1736                                     unsigned int reg ) {
1737         outl ( reg, efab->iobase + FCN_IOM_IND_ADR_REG );
1738         outl ( value, efab->iobase + FCN_IOM_IND_DAT_REG );
1739 }
1740
1741 /* Read dword via the I/O BAR */
1742 static inline uint32_t _falcon_readl ( struct efab_nic *efab,
1743                                        unsigned int reg ) {
1744         outl ( reg, efab->iobase + FCN_IOM_IND_ADR_REG );
1745         return inl ( efab->iobase + FCN_IOM_IND_DAT_REG );
1746 }
1747
1748 #else /* FALCON_USE_IO_BAR */
1749
1750 #define _falcon_writel( efab, value, reg ) \
1751         writel ( (value), (efab)->membase + (reg) )
1752 #define _falcon_readl( efab, reg ) readl ( (efab)->membase + (reg) )
1753
1754 #endif /* FALCON_USE_IO_BAR */
1755
1756 /**
1757  * Write to a Falcon register
1758  *
1759  */
1760 static inline void falcon_write ( struct efab_nic *efab, efab_oword_t *value,
1761                                   unsigned int reg ) {
1762
1763         EFAB_REGDUMP ( "Writing register %x with " EFAB_OWORD_FMT "\n",
1764                        reg, EFAB_OWORD_VAL ( *value ) );
1765
1766         _falcon_writel ( efab, value->u32[0], reg + 0  );
1767         _falcon_writel ( efab, value->u32[1], reg + 4  );
1768         _falcon_writel ( efab, value->u32[2], reg + 8  );
1769         _falcon_writel ( efab, value->u32[3], reg + 12 );
1770         wmb();
1771 }
1772
1773 /**
1774  * Write to Falcon SRAM
1775  *
1776  */
1777 static inline void falcon_write_sram ( struct efab_nic *efab,
1778                                        efab_qword_t *value,
1779                                        unsigned int index ) {
1780         unsigned int reg = ( FCN_BUF_FULL_TBL_KER +
1781                              ( index * sizeof ( *value ) ) );
1782
1783         EFAB_REGDUMP ( "Writing SRAM register %x with " EFAB_QWORD_FMT "\n",
1784                        reg, EFAB_QWORD_VAL ( *value ) );
1785
1786         _falcon_writel ( efab, value->u32[0], reg + 0  );
1787         _falcon_writel ( efab, value->u32[1], reg + 4  );
1788         wmb();
1789 }
1790
1791 /**
1792  * Write dword to Falcon register that allows partial writes
1793  *
1794  */
1795 static inline void falcon_writel ( struct efab_nic *efab, efab_dword_t *value,
1796                                    unsigned int reg ) {
1797         EFAB_REGDUMP ( "Writing partial register %x with " EFAB_DWORD_FMT "\n",
1798                        reg, EFAB_DWORD_VAL ( *value ) );
1799         _falcon_writel ( efab, value->u32[0], reg );
1800 }
1801
1802 /**
1803  * Read from a Falcon register
1804  *
1805  */
1806 static inline void falcon_read ( struct efab_nic *efab, efab_oword_t *value,
1807                                  unsigned int reg ) {
1808         value->u32[0] = _falcon_readl ( efab, reg + 0  );
1809         value->u32[1] = _falcon_readl ( efab, reg + 4  );
1810         value->u32[2] = _falcon_readl ( efab, reg + 8  );
1811         value->u32[3] = _falcon_readl ( efab, reg + 12 );
1812
1813         EFAB_REGDUMP ( "Read from register %x, got " EFAB_OWORD_FMT "\n",
1814                        reg, EFAB_OWORD_VAL ( *value ) );
1815 }
1816
1817 /**
1818  * Read from Falcon SRAM
1819  *
1820  */
1821 static inline void falcon_read_sram ( struct efab_nic *efab,
1822                                       efab_qword_t *value,
1823                                       unsigned int index ) {
1824         unsigned int reg = ( FCN_BUF_FULL_TBL_KER +
1825                              ( index * sizeof ( *value ) ) );
1826
1827         value->u32[0] = _falcon_readl ( efab, reg + 0 );
1828         value->u32[1] = _falcon_readl ( efab, reg + 4 );
1829         EFAB_REGDUMP ( "Read from SRAM register %x, got " EFAB_QWORD_FMT "\n",
1830                        reg, EFAB_QWORD_VAL ( *value ) );
1831 }
1832
1833 /**
1834  * Read dword from a portion of a Falcon register
1835  *
1836  */
1837 static inline void falcon_readl ( struct efab_nic *efab, efab_dword_t *value,
1838                                   unsigned int reg ) {
1839         value->u32[0] = _falcon_readl ( efab, reg );
1840         EFAB_REGDUMP ( "Read from register %x, got " EFAB_DWORD_FMT "\n",
1841                        reg, EFAB_DWORD_VAL ( *value ) );
1842 }
1843
1844 /**
1845  * Verified write to Falcon SRAM
1846  *
1847  */
1848 static inline void falcon_write_sram_verify ( struct efab_nic *efab,
1849                                              efab_qword_t *value,
1850                                              unsigned int index ) {
1851         efab_qword_t verify;
1852
1853         falcon_write_sram ( efab, value, index );
1854         udelay ( 1000 );
1855         falcon_read_sram ( efab, &verify, index );
1856         if ( memcmp ( &verify, value, sizeof ( verify ) ) != 0 ) {
1857                 printf ( "SRAM index %x failure: wrote " EFAB_QWORD_FMT
1858                          " got " EFAB_QWORD_FMT "\n", index,
1859                          EFAB_QWORD_VAL ( *value ),
1860                          EFAB_QWORD_VAL ( verify ) );
1861         }
1862 }
1863
1864 /**
1865  * Get memory base
1866  *
1867  */
1868 static void falcon_get_membase ( struct efab_nic *efab ) {
1869         unsigned long membase_phys;
1870
1871         membase_phys = pci_bar_start ( efab->pci, PCI_BASE_ADDRESS_2 );
1872         efab->membase = ioremap ( membase_phys, 0x20000 );
1873 }
1874
1875 #define FCN_DUMP_REG( efab, _reg ) do {                         \
1876                 efab_oword_t reg;                               \
1877                 falcon_read ( efab, &reg, _reg );               \
1878                 printf ( #_reg " = " EFAB_OWORD_FMT "\n",       \
1879                          EFAB_OWORD_VAL ( reg ) );              \
1880         } while ( 0 );
1881
1882 #define FCN_DUMP_MAC_REG( efab, _mac_reg ) do {                 \
1883                 efab_dword_t reg;                               \
1884                 efab->op->mac_readl ( efab, &reg, _mac_reg );   \
1885                 printf ( #_mac_reg " = " EFAB_DWORD_FMT "\n",   \
1886                          EFAB_DWORD_VAL ( reg ) );              \
1887         } while ( 0 );
1888
1889 /**
1890  * Dump register contents (for debugging)
1891  *
1892  * Marked as static inline so that it will not be compiled in if not
1893  * used.
1894  */
1895 static inline void falcon_dump_regs ( struct efab_nic *efab ) {
1896         FCN_DUMP_REG ( efab, FCN_INT_EN_REG_KER );
1897         FCN_DUMP_REG ( efab, FCN_INT_ADR_REG_KER );
1898         FCN_DUMP_REG ( efab, FCN_GLB_CTL_REG_KER );
1899         FCN_DUMP_REG ( efab, FCN_TIMER_CMD_REG_KER );
1900         FCN_DUMP_REG ( efab, FCN_SRM_RX_DC_CFG_REG_KER );
1901         FCN_DUMP_REG ( efab, FCN_SRM_TX_DC_CFG_REG_KER );
1902         FCN_DUMP_REG ( efab, FCN_RX_FILTER_CTL_REG_KER );
1903         FCN_DUMP_REG ( efab, FCN_RX_DC_CFG_REG_KER );
1904         FCN_DUMP_REG ( efab, FCN_TX_DC_CFG_REG_KER );
1905         FCN_DUMP_REG ( efab, FCN_MAC0_CTRL_REG_KER );
1906         FCN_DUMP_REG ( efab, FCN_MAC1_CTRL_REG_KER );
1907         FCN_DUMP_REG ( efab, FCN_XM_GLB_CFG_REG_P0_KER );
1908         FCN_DUMP_REG ( efab, FCN_XM_TX_CFG_REG_P0_KER );
1909         FCN_DUMP_REG ( efab, FCN_XM_RX_CFG_REG_P0_KER );
1910         FCN_DUMP_REG ( efab, FCN_RX_DESC_PTR_TBL_KER );
1911         FCN_DUMP_REG ( efab, FCN_TX_DESC_PTR_TBL_KER );
1912         FCN_DUMP_REG ( efab, FCN_EVQ_PTR_TBL_KER );
1913         FCN_DUMP_MAC_REG ( efab, GM_CFG1_REG_MAC );
1914         FCN_DUMP_MAC_REG ( efab, GM_CFG2_REG_MAC );
1915         FCN_DUMP_MAC_REG ( efab, GM_MAX_FLEN_REG_MAC );
1916         FCN_DUMP_MAC_REG ( efab, GM_MII_MGMT_CFG_REG_MAC );
1917         FCN_DUMP_MAC_REG ( efab, GM_ADR1_REG_MAC );
1918         FCN_DUMP_MAC_REG ( efab, GM_ADR2_REG_MAC );
1919         FCN_DUMP_MAC_REG ( efab, GMF_CFG0_REG_MAC );
1920         FCN_DUMP_MAC_REG ( efab, GMF_CFG1_REG_MAC );
1921         FCN_DUMP_MAC_REG ( efab, GMF_CFG2_REG_MAC );
1922         FCN_DUMP_MAC_REG ( efab, GMF_CFG3_REG_MAC );
1923         FCN_DUMP_MAC_REG ( efab, GMF_CFG4_REG_MAC );
1924         FCN_DUMP_MAC_REG ( efab, GMF_CFG5_REG_MAC );
1925 }
1926
1927 /**
1928  * Create special buffer
1929  *
1930  */
1931 static void falcon_create_special_buffer ( struct efab_nic *efab,
1932                                            void *addr, unsigned int index ) {
1933         efab_qword_t buf_desc;
1934         unsigned long dma_addr;
1935
1936         memset ( addr, 0, 4096 );
1937         dma_addr = virt_to_bus ( addr );
1938         EFAB_ASSERT ( ( dma_addr & ( EFAB_BUF_ALIGN - 1 ) ) == 0 );
1939         EFAB_POPULATE_QWORD_3 ( buf_desc,
1940                                 FCN_IP_DAT_BUF_SIZE, FCN_IP_DAT_BUF_SIZE_4K,
1941                                 FCN_BUF_ADR_FBUF, ( dma_addr >> 12 ),
1942                                 FCN_BUF_OWNER_ID_FBUF, 0 );
1943         falcon_write_sram_verify ( efab, &buf_desc, index );
1944 }
1945
1946 /**
1947  * Update event queue read pointer
1948  *
1949  */
1950 static void falcon_eventq_read_ack ( struct efab_nic *efab ) {
1951         efab_dword_t reg;
1952
1953         EFAB_ASSERT ( efab->eventq_read_ptr < EFAB_EVQ_SIZE );
1954
1955         EFAB_POPULATE_DWORD_1 ( reg, FCN_EVQ_RPTR_DWORD,
1956                                 efab->eventq_read_ptr );
1957         falcon_writel ( efab, &reg, FCN_EVQ_RPTR_REG_KER_DWORD );
1958 }
1959
1960 /**
1961  * Reset device
1962  *
1963  */
1964 static int falcon_reset ( struct efab_nic *efab ) {
1965         efab_oword_t glb_ctl_reg_ker;
1966
1967         /* Initiate software reset */
1968         EFAB_POPULATE_OWORD_5 ( glb_ctl_reg_ker,
1969                                 FCN_EXT_PHY_RST_CTL, FCN_EXCLUDE_FROM_RESET,
1970                                 FCN_PCIE_SD_RST_CTL, FCN_EXCLUDE_FROM_RESET,
1971                                 FCN_PCIX_RST_CTL, FCN_EXCLUDE_FROM_RESET,
1972                                 FCN_INT_RST_DUR, 0x7 /* datasheet */,
1973                                 FCN_SWRST, 1 );
1974         falcon_write ( efab, &glb_ctl_reg_ker, FCN_GLB_CTL_REG_KER );
1975
1976         /* Allow 20ms for reset */
1977         mdelay ( 20 );
1978
1979         /* Check for device reset complete */
1980         falcon_read ( efab, &glb_ctl_reg_ker, FCN_GLB_CTL_REG_KER );
1981         if ( EFAB_OWORD_FIELD ( glb_ctl_reg_ker, FCN_SWRST ) != 0 ) {
1982                 printf ( "Reset failed\n" );
1983                 return 0;
1984         }
1985
1986         return 1;
1987 }
1988
1989 /**
1990  * Initialise NIC
1991  *
1992  */
1993 static int falcon_init_nic ( struct efab_nic *efab ) {
1994         efab_oword_t reg;
1995         efab_dword_t timer_cmd;
1996
1997         /* Set up TX and RX descriptor caches in SRAM */
1998         EFAB_POPULATE_OWORD_1 ( reg, FCN_SRM_TX_DC_BASE_ADR,
1999                                 0x130000 /* recommended in datasheet */ );
2000         falcon_write ( efab, &reg, FCN_SRM_TX_DC_CFG_REG_KER );
2001         EFAB_POPULATE_OWORD_1 ( reg, FCN_TX_DC_SIZE, 2 /* 32 descriptors */ );
2002         falcon_write ( efab, &reg, FCN_TX_DC_CFG_REG_KER );
2003         EFAB_POPULATE_OWORD_1 ( reg, FCN_SRM_RX_DC_BASE_ADR,
2004                                 0x100000 /* recommended in datasheet */ );
2005         falcon_write ( efab, &reg, FCN_SRM_RX_DC_CFG_REG_KER );
2006         EFAB_POPULATE_OWORD_1 ( reg, FCN_RX_DC_SIZE, 2 /* 32 descriptors */ );
2007         falcon_write ( efab, &reg, FCN_RX_DC_CFG_REG_KER );
2008
2009         /* Set number of RSS CPUs */
2010         EFAB_POPULATE_OWORD_1 ( reg, FCN_NUM_KER, 0 );
2011         falcon_write ( efab, &reg, FCN_RX_FILTER_CTL_REG_KER );
2012         udelay ( 1000 );
2013
2014         /* Reset the MAC */
2015         mentormac_reset ( efab );
2016
2017         /* Set up event queue */
2018         falcon_create_special_buffer ( efab, efab->eventq, FALCON_EVQ_ID );
2019         EFAB_POPULATE_OWORD_3 ( reg,
2020                                 FCN_EVQ_EN, 1,
2021                                 FCN_EVQ_SIZE, FCN_EVQ_SIZE_512,
2022                                 FCN_EVQ_BUF_BASE_ID, FALCON_EVQ_ID );
2023         falcon_write ( efab, &reg, FCN_EVQ_PTR_TBL_KER );
2024         udelay ( 1000 );
2025
2026         /* Set timer register */
2027         EFAB_POPULATE_DWORD_2 ( timer_cmd,
2028                                 FCN_TIMER_MODE, FCN_TIMER_MODE_DIS,
2029                                 FCN_TIMER_VAL, 0 );
2030         falcon_writel ( efab, &timer_cmd, FCN_TIMER_CMD_REG_KER );
2031         udelay ( 1000 );
2032
2033         /* Initialise event queue read pointer */
2034         falcon_eventq_read_ack ( efab );
2035
2036         /* Set up TX descriptor ring */
2037         falcon_create_special_buffer ( efab, efab->txd, FALCON_TXD_ID );
2038         EFAB_POPULATE_OWORD_5 ( reg,
2039                                 FCN_TX_DESCQ_EN, 1,
2040                                 FCN_TX_DESCQ_BUF_BASE_ID, FALCON_TXD_ID,
2041                                 FCN_TX_DESCQ_EVQ_ID, 0,
2042                                 FCN_TX_DESCQ_SIZE, FCN_TX_DESCQ_SIZE_512,
2043                                 FCN_TX_DESCQ_TYPE, 0 /* kernel queue */ );
2044         falcon_write ( efab, &reg, FCN_TX_DESC_PTR_TBL_KER );
2045
2046         /* Set up RX descriptor ring */
2047         falcon_create_special_buffer ( efab, efab->rxd, FALCON_RXD_ID );
2048         EFAB_POPULATE_OWORD_6 ( reg,
2049                                 FCN_RX_DESCQ_BUF_BASE_ID, FALCON_RXD_ID,
2050                                 FCN_RX_DESCQ_EVQ_ID, 0,
2051                                 FCN_RX_DESCQ_SIZE, FCN_RX_DESCQ_SIZE_512,
2052                                 FCN_RX_DESCQ_TYPE, 0 /* kernel queue */,
2053                                 FCN_RX_DESCQ_JUMBO, 1,
2054                                 FCN_RX_DESCQ_EN, 1 );
2055         falcon_write ( efab, &reg, FCN_RX_DESC_PTR_TBL_KER );
2056
2057         /* Program INT_ADR_REG_KER */
2058         EFAB_POPULATE_OWORD_1 ( reg,
2059                                 FCN_INT_ADR_KER,
2060                                 virt_to_bus ( &efab->int_ker ) );
2061         falcon_write ( efab, &reg, FCN_INT_ADR_REG_KER );
2062         udelay ( 1000 );
2063
2064         return 1;
2065 }
2066
2067 /** SPI device */
2068 struct efab_spi_device {
2069         /** Device ID */
2070         unsigned int device_id;
2071         /** Address length (in bytes) */
2072         unsigned int addr_len;
2073         /** Read command */
2074         unsigned int read_command;
2075 };
2076
2077 /**
2078  * Wait for SPI command completion
2079  *
2080  */
2081 static int falcon_spi_wait ( struct efab_nic *efab ) {
2082         efab_oword_t reg;
2083         int count;
2084
2085         count = 0;
2086         do {
2087                 udelay ( 100 );
2088                 falcon_read ( efab, &reg, FCN_EE_SPI_HCMD_REG_KER );
2089                 if ( EFAB_OWORD_FIELD ( reg, FCN_EE_SPI_HCMD_CMD_EN ) == 0 )
2090                         return 1;
2091         } while ( ++count < 1000 );
2092         printf ( "Timed out waiting for SPI\n" );
2093         return 0;
2094 }
2095
2096 /**
2097  * Perform SPI read
2098  *
2099  */
2100 static int falcon_spi_read ( struct efab_nic *efab,
2101                              struct efab_spi_device *spi,
2102                              int address, void *data, unsigned int len ) {
2103         efab_oword_t reg;
2104
2105         /* Program address register */
2106         EFAB_POPULATE_OWORD_1 ( reg, FCN_EE_SPI_HADR_ADR, address );
2107         falcon_write ( efab, &reg, FCN_EE_SPI_HADR_REG_KER );
2108
2109         /* Issue read command */
2110         EFAB_POPULATE_OWORD_7 ( reg,
2111                                 FCN_EE_SPI_HCMD_CMD_EN, 1,
2112                                 FCN_EE_SPI_HCMD_SF_SEL, spi->device_id,
2113                                 FCN_EE_SPI_HCMD_DABCNT, len,
2114                                 FCN_EE_SPI_HCMD_READ, FCN_EE_SPI_READ,
2115                                 FCN_EE_SPI_HCMD_DUBCNT, 0,
2116                                 FCN_EE_SPI_HCMD_ADBCNT, spi->addr_len,
2117                                 FCN_EE_SPI_HCMD_ENC, spi->read_command );
2118         falcon_write ( efab, &reg, FCN_EE_SPI_HCMD_REG_KER );
2119
2120         /* Wait for read to complete */
2121         if ( ! falcon_spi_wait ( efab ) )
2122                 return 0;
2123
2124         /* Read data */
2125         falcon_read ( efab, &reg, FCN_EE_SPI_HDATA_REG_KER );
2126         memcpy ( data, &reg, len );
2127
2128         return 1;
2129 }
2130
2131 #define SPI_READ_CMD 0x03
2132 #define AT25F1024_ADDR_LEN 3
2133 #define AT25F1024_READ_CMD SPI_READ_CMD
2134 #define MC25XX640_ADDR_LEN 2
2135 #define MC25XX640_READ_CMD SPI_READ_CMD
2136
2137 /** Falcon Flash SPI device */
2138 static struct efab_spi_device falcon_spi_flash = {
2139         .device_id      = FCN_EE_SPI_FLASH,
2140         .addr_len       = AT25F1024_ADDR_LEN,
2141         .read_command   = AT25F1024_READ_CMD,
2142 };
2143
2144 /** Falcon EEPROM SPI device */
2145 static struct efab_spi_device falcon_spi_large_eeprom = {
2146         .device_id      = FCN_EE_SPI_EEPROM,
2147         .addr_len       = MC25XX640_ADDR_LEN,
2148         .read_command   = MC25XX640_READ_CMD,
2149 };
2150
2151 /** Offset of MAC address within EEPROM or Flash */
2152 #define FALCON_MAC_ADDRESS_OFFSET(port) ( 0x310 + 0x08 * (port) )
2153
2154 /**
2155  * Read MAC address from EEPROM
2156  *
2157  */
2158 static int falcon_read_eeprom ( struct efab_nic *efab ) {
2159         efab_oword_t reg;
2160         int has_flash;
2161         struct efab_spi_device *spi;
2162
2163         /* Determine the SPI device containing the MAC address */
2164         falcon_read ( efab, &reg, FCN_GPIO_CTL_REG_KER );
2165         has_flash = EFAB_OWORD_FIELD ( reg, FCN_FLASH_PRESENT );
2166         spi = has_flash ? &falcon_spi_flash : &falcon_spi_large_eeprom;
2167
2168         return falcon_spi_read ( efab, spi,
2169                                  FALCON_MAC_ADDRESS_OFFSET ( efab->port ),
2170                                  efab->mac_addr, sizeof ( efab->mac_addr ) );
2171 }
2172
2173 /** RX descriptor */
2174 typedef efab_qword_t falcon_rx_desc_t;
2175
2176 /**
2177  * Build RX descriptor
2178  *
2179  */
2180 static void falcon_build_rx_desc ( struct efab_nic *efab,
2181                                    struct efab_rx_buf *rx_buf ) {
2182         falcon_rx_desc_t *rxd;
2183
2184         rxd = ( ( falcon_rx_desc_t * ) efab->rxd ) + rx_buf->id;
2185         EFAB_POPULATE_QWORD_2 ( *rxd,
2186                                 FCN_RX_KER_BUF_SIZE, EFAB_DATA_BUF_SIZE,
2187                                 FCN_RX_KER_BUF_ADR,
2188                                 virt_to_bus ( rx_buf->addr ) );
2189 }
2190
2191 /**
2192  * Update RX descriptor write pointer
2193  *
2194  */
2195 static void falcon_notify_rx_desc ( struct efab_nic *efab ) {
2196         efab_dword_t reg;
2197
2198         EFAB_POPULATE_DWORD_1 ( reg, FCN_RX_DESC_WPTR_DWORD,
2199                                 efab->rx_write_ptr );
2200         falcon_writel ( efab, &reg, FCN_RX_DESC_UPD_REG_KER_DWORD );
2201 }
2202
2203 /** TX descriptor */
2204 typedef efab_qword_t falcon_tx_desc_t;
2205
2206 /**
2207  * Build TX descriptor
2208  *
2209  */
2210 static void falcon_build_tx_desc ( struct efab_nic *efab,
2211                                    struct efab_tx_buf *tx_buf ) {
2212         falcon_rx_desc_t *txd;
2213
2214         txd = ( ( falcon_rx_desc_t * ) efab->txd ) + tx_buf->id;
2215         EFAB_POPULATE_QWORD_3 ( *txd,
2216                                 FCN_TX_KER_PORT, efab->port,
2217                                 FCN_TX_KER_BYTE_CNT, tx_buf->len,
2218                                 FCN_TX_KER_BUF_ADR,
2219                                 virt_to_bus ( tx_buf->addr ) );
2220 }
2221
2222 /**
2223  * Update TX descriptor write pointer
2224  *
2225  */
2226 static void falcon_notify_tx_desc ( struct efab_nic *efab ) {
2227         efab_dword_t reg;
2228
2229         EFAB_POPULATE_DWORD_1 ( reg, FCN_TX_DESC_WPTR_DWORD,
2230                                 efab->tx_write_ptr );
2231         falcon_writel ( efab, &reg, FCN_TX_DESC_UPD_REG_KER_DWORD );
2232 }
2233
2234 /** An event */
2235 typedef efab_qword_t falcon_event_t;
2236
2237 /**
2238  * Retrieve event from event queue
2239  *
2240  */
2241 static int falcon_fetch_event ( struct efab_nic *efab,
2242                                 struct efab_event *event ) {
2243         falcon_event_t *evt;
2244         int ev_code;
2245         int rx_port;
2246
2247         /* Check for event */
2248         evt = ( ( falcon_event_t * ) efab->eventq ) + efab->eventq_read_ptr;
2249         if ( EFAB_QWORD_IS_ZERO ( *evt ) ) {
2250                 /* No event */
2251                 return 0;
2252         }
2253
2254         DBG ( "Event is " EFAB_QWORD_FMT "\n", EFAB_QWORD_VAL ( *evt ) );
2255
2256         /* Decode event */
2257         ev_code = EFAB_QWORD_FIELD ( *evt, FCN_EV_CODE );
2258         switch ( ev_code ) {
2259         case FCN_TX_IP_EV_DECODE:
2260                 event->type = EFAB_EV_TX;
2261                 break;
2262         case FCN_RX_IP_EV_DECODE:
2263                 event->type = EFAB_EV_RX;
2264                 event->rx_id = EFAB_QWORD_FIELD ( *evt, FCN_RX_EV_DESC_PTR );
2265                 event->rx_len = EFAB_QWORD_FIELD ( *evt, FCN_RX_EV_BYTE_CNT );
2266                 rx_port = EFAB_QWORD_FIELD ( *evt, FCN_RX_PORT );
2267                 if ( rx_port != efab->port ) {
2268                         /* Ignore packets on the wrong port.  We can't
2269                          * just set event->type = EFAB_EV_NONE,
2270                          * because then the descriptor ring won't get
2271                          * refilled.
2272                          */
2273                         event->rx_len = 0;
2274                 }
2275                 break;
2276         case FCN_DRIVER_EV_DECODE:
2277                 /* Ignore start-of-day events */
2278                 event->type = EFAB_EV_NONE;
2279                 break;
2280         default:
2281                 printf ( "Unknown event type %d\n", ev_code );
2282                 event->type = EFAB_EV_NONE;
2283         }
2284
2285         /* Clear event and any pending interrupts */
2286         EFAB_ZERO_QWORD ( *evt );
2287         falcon_writel ( efab, 0, FCN_INT_ACK_KER_REG );
2288         udelay ( 10 );
2289
2290         /* Increment and update event queue read pointer */
2291         efab->eventq_read_ptr = ( ( efab->eventq_read_ptr + 1 )
2292                                   % EFAB_EVQ_SIZE );
2293         falcon_eventq_read_ack ( efab );
2294
2295         return 1;
2296 }
2297
2298 /**
2299  * Enable/disable/generate interrupt
2300  *
2301  */
2302 static inline void falcon_interrupts ( struct efab_nic *efab, int enabled,
2303                                        int force ) {
2304         efab_oword_t int_en_reg_ker;
2305
2306         EFAB_POPULATE_OWORD_2 ( int_en_reg_ker,
2307                                 FCN_KER_INT_KER, force,
2308                                 FCN_DRV_INT_EN_KER, enabled );
2309         falcon_write ( efab, &int_en_reg_ker, FCN_INT_EN_REG_KER );
2310 }
2311
2312 /**
2313  * Enable/disable interrupts
2314  *
2315  */
2316 static void falcon_mask_irq ( struct efab_nic *efab, int enabled ) {
2317         falcon_interrupts ( efab, enabled, 0 );
2318         if ( enabled ) {
2319                 /* Events won't trigger interrupts until we do this */
2320                 falcon_eventq_read_ack ( efab );
2321         }
2322 }
2323
2324 /**
2325  * Generate interrupt
2326  *
2327  */
2328 static void falcon_generate_irq ( struct efab_nic *efab ) {
2329         falcon_interrupts ( efab, 1, 1 );
2330 }
2331
2332 /**
2333  * Write dword to a Falcon MAC register
2334  *
2335  */
2336 static void falcon_mac_writel ( struct efab_nic *efab,
2337                                 efab_dword_t *value, unsigned int mac_reg ) {
2338         efab_oword_t temp;
2339
2340         EFAB_POPULATE_OWORD_1 ( temp, FCN_MAC_DATA,
2341                                 EFAB_DWORD_FIELD ( *value, FCN_MAC_DATA ) );
2342         falcon_write ( efab, &temp, FALCON_MAC_REG ( efab, mac_reg ) );
2343 }
2344
2345 /**
2346  * Read dword from a Falcon MAC register
2347  *
2348  */
2349 static void falcon_mac_readl ( struct efab_nic *efab, efab_dword_t *value,
2350                                unsigned int mac_reg ) {
2351         efab_oword_t temp;
2352
2353         falcon_read ( efab, &temp, FALCON_MAC_REG ( efab, mac_reg ) );
2354         EFAB_POPULATE_DWORD_1 ( *value, FCN_MAC_DATA,
2355                                 EFAB_OWORD_FIELD ( temp, FCN_MAC_DATA ) );
2356 }
2357
2358 /**
2359  * Initialise MAC
2360  *
2361  */
2362 static int falcon_init_mac ( struct efab_nic *efab ) {
2363         static struct efab_mentormac_parameters falcon_mentormac_params = {
2364                 .gmf_cfgfrth = 0x12,
2365                 .gmf_cfgftth = 0x08,
2366                 .gmf_cfghwmft = 0x1c,
2367                 .gmf_cfghwm = 0x3f,
2368                 .gmf_cfglwm = 0xa,
2369         };
2370         efab_oword_t reg;
2371         int link_speed;
2372
2373         /* Initialise PHY */
2374         alaska_init ( efab );
2375
2376         /* Initialise MAC */
2377         mentormac_init ( efab, &falcon_mentormac_params );
2378
2379         /* Configure the Falcon MAC wrapper */
2380         EFAB_POPULATE_OWORD_4 ( reg,
2381                                 FCN_XM_RX_JUMBO_MODE, 0,
2382                                 FCN_XM_CUT_THRU_MODE, 0,
2383                                 FCN_XM_TX_STAT_EN, 1,
2384                                 FCN_XM_RX_STAT_EN, 1);
2385         falcon_write ( efab, &reg, FCN_XM_GLB_CFG_REG_P0_KER );
2386
2387         EFAB_POPULATE_OWORD_6 ( reg,
2388                                 FCN_XM_TXEN, 1,
2389                                 FCN_XM_TX_PRMBL, 1,
2390                                 FCN_XM_AUTO_PAD, 1,
2391                                 FCN_XM_TXCRC, 1,
2392                                 FCN_XM_WTF_DOES_THIS_DO, 1,
2393                                 FCN_XM_IPG, 0x3 );
2394         falcon_write ( efab, &reg, FCN_XM_TX_CFG_REG_P0_KER );
2395
2396         EFAB_POPULATE_OWORD_3 ( reg,
2397                                 FCN_XM_RXEN, 1,
2398                                 FCN_XM_AUTO_DEPAD, 1,
2399                                 FCN_XM_PASS_CRC_ERR, 1 );
2400         falcon_write ( efab, &reg, FCN_XM_RX_CFG_REG_P0_KER );
2401
2402 #warning "10G support not yet present"
2403 #define LPA_10000 0
2404         if ( efab->link_options & LPA_10000 ) {
2405                 link_speed = 0x3;
2406         } else if ( efab->link_options & LPA_1000 ) {
2407                 link_speed = 0x2;
2408         } else if ( efab->link_options & LPA_100 ) {
2409                 link_speed = 0x1;
2410         } else {
2411                 link_speed = 0x0;
2412         }
2413         EFAB_POPULATE_OWORD_5 ( reg,
2414                                 FCN_MAC_XOFF_VAL, 0xffff /* datasheet */,
2415                                 FCN_MAC_BCAD_ACPT, 1,
2416                                 FCN_MAC_UC_PROM, 0,
2417                                 FCN_MAC_LINK_STATUS, 1,
2418                                 FCN_MAC_SPEED, link_speed );
2419         falcon_write ( efab, &reg, ( efab->port == 0 ?
2420                              FCN_MAC0_CTRL_REG_KER : FCN_MAC1_CTRL_REG_KER ) );
2421
2422         return 1;
2423 }
2424
2425 /**
2426  * Wait for GMII access to complete
2427  *
2428  */
2429 static int falcon_gmii_wait ( struct efab_nic *efab ) {
2430         efab_oword_t md_stat;
2431         int count;
2432
2433         for ( count = 0 ; count < 1000 ; count++ ) {
2434                 udelay ( 10 );
2435                 falcon_read ( efab, &md_stat, FCN_MD_STAT_REG_KER );
2436                 if ( EFAB_OWORD_FIELD ( md_stat, FCN_MD_BSY ) == 0 )
2437                         return 1;
2438         }
2439         printf ( "Timed out waiting for GMII\n" );
2440         return 0;
2441 }
2442
2443 /** MDIO write */
2444 static void falcon_mdio_write ( struct efab_nic *efab, int location,
2445                                 int value ) {
2446         int phy_id = efab->port + 2;
2447         efab_oword_t reg;
2448
2449 #warning "10G PHY access not yet in place"
2450
2451         EFAB_TRACE ( "Writing GMII %d register %02x with %04x\n",
2452                      phy_id, location, value );
2453
2454         /* Check MII not currently being accessed */
2455         if ( ! falcon_gmii_wait ( efab ) )
2456                 return;
2457
2458         /* Write the address registers */
2459         EFAB_POPULATE_OWORD_1 ( reg, FCN_MD_PHY_ADR, 0 /* phy_id ? */ );
2460         falcon_write ( efab, &reg, FCN_MD_PHY_ADR_REG_KER );
2461         udelay ( 10 );
2462         EFAB_POPULATE_OWORD_2 ( reg,
2463                                 FCN_MD_PRT_ADR, phy_id,
2464                                 FCN_MD_DEV_ADR, location );
2465         falcon_write ( efab, &reg, FCN_MD_ID_REG_KER );
2466         udelay ( 10 );
2467
2468         /* Write data */
2469         EFAB_POPULATE_OWORD_1 ( reg, FCN_MD_TXD, value );
2470         falcon_write ( efab, &reg, FCN_MD_TXD_REG_KER );
2471         udelay ( 10 );
2472         EFAB_POPULATE_OWORD_2 ( reg,
2473                                 FCN_MD_WRC, 1,
2474                                 FCN_MD_GC, 1 );
2475         falcon_write ( efab, &reg, FCN_MD_CS_REG_KER );
2476         udelay ( 10 );
2477
2478         /* Wait for data to be written */
2479         falcon_gmii_wait ( efab );
2480 }
2481
2482 /** MDIO read */
2483 static int falcon_mdio_read ( struct efab_nic *efab, int location ) {
2484         int phy_id = efab->port + 2;
2485         efab_oword_t reg;
2486         int value;
2487
2488         /* Check MII not currently being accessed */
2489         if ( ! falcon_gmii_wait ( efab ) )
2490                 return 0xffff;
2491
2492         /* Write the address registers */
2493         EFAB_POPULATE_OWORD_1 ( reg, FCN_MD_PHY_ADR, 0 /* phy_id ? */ );
2494         falcon_write ( efab, &reg, FCN_MD_PHY_ADR_REG_KER );
2495         udelay ( 10 );
2496         EFAB_POPULATE_OWORD_2 ( reg,
2497                                 FCN_MD_PRT_ADR, phy_id,
2498                                 FCN_MD_DEV_ADR, location );
2499         falcon_write ( efab, &reg, FCN_MD_ID_REG_KER );
2500         udelay ( 10 );
2501
2502         /* Request data to be read */
2503         EFAB_POPULATE_OWORD_2 ( reg,
2504                                 FCN_MD_RIC, 1,
2505                                 FCN_MD_GC, 1 );
2506         falcon_write ( efab, &reg, FCN_MD_CS_REG_KER );
2507         udelay ( 10 );
2508
2509         /* Wait for data to become available */
2510         falcon_gmii_wait ( efab );
2511
2512         /* Read the data */
2513         falcon_read ( efab, &reg, FCN_MD_RXD_REG_KER );
2514         value = EFAB_OWORD_FIELD ( reg, FCN_MD_RXD );
2515
2516         EFAB_TRACE ( "Read from GMII %d register %02x, got %04x\n",
2517                      phy_id, location, value );
2518
2519         return value;
2520 }
2521
2522 static struct efab_operations falcon_operations = {
2523         .get_membase            = falcon_get_membase,
2524         .reset                  = falcon_reset,
2525         .init_nic               = falcon_init_nic,
2526         .read_eeprom            = falcon_read_eeprom,
2527         .build_rx_desc          = falcon_build_rx_desc,
2528         .notify_rx_desc         = falcon_notify_rx_desc,
2529         .build_tx_desc          = falcon_build_tx_desc,
2530         .notify_tx_desc         = falcon_notify_tx_desc,
2531         .fetch_event            = falcon_fetch_event,
2532         .mask_irq               = falcon_mask_irq,
2533         .generate_irq           = falcon_generate_irq,
2534         .mac_writel             = falcon_mac_writel,
2535         .mac_readl              = falcon_mac_readl,
2536         .init_mac               = falcon_init_mac,
2537         .mdio_write             = falcon_mdio_write,
2538         .mdio_read              = falcon_mdio_read,
2539 };
2540
2541 /**************************************************************************
2542  *
2543  * Etherfabric abstraction layer
2544  *
2545  **************************************************************************
2546  */
2547
2548 /**
2549  * Push RX buffer to RXD ring
2550  *
2551  */
2552 static inline void efab_push_rx_buffer ( struct efab_nic *efab,
2553                                          struct efab_rx_buf *rx_buf ) {
2554         /* Create RX descriptor */
2555         rx_buf->id = efab->rx_write_ptr;
2556         efab->op->build_rx_desc ( efab, rx_buf );
2557
2558         /* Update RX write pointer */
2559         efab->rx_write_ptr = ( efab->rx_write_ptr + 1 ) % EFAB_RXD_SIZE;
2560         efab->op->notify_rx_desc ( efab );
2561
2562         DBG ( "Added RX id %x\n", rx_buf->id );
2563 }
2564
2565 /**
2566  * Push TX buffer to TXD ring
2567  *
2568  */
2569 static inline void efab_push_tx_buffer ( struct efab_nic *efab,
2570                                          struct efab_tx_buf *tx_buf ) {
2571         /* Create TX descriptor */
2572         tx_buf->id = efab->tx_write_ptr;
2573         efab->op->build_tx_desc ( efab, tx_buf );
2574
2575         /* Update TX write pointer */
2576         efab->tx_write_ptr = ( efab->tx_write_ptr + 1 ) % EFAB_TXD_SIZE;
2577         efab->op->notify_tx_desc ( efab );
2578
2579         DBG ( "Added TX id %x\n", tx_buf->id );
2580 }
2581
2582 /**
2583  * Initialise MAC and wait for link up
2584  *
2585  */
2586 static int efab_init_mac ( struct efab_nic *efab ) {
2587         int count;
2588
2589         /* This can take several seconds */
2590         printf ( "Waiting for link.." );
2591         count = 0;
2592         do {
2593                 putchar ( '.' );
2594                 if ( ! efab->op->init_mac ( efab ) ) {
2595                         printf ( "failed\n" );
2596                         return 0;
2597                 }
2598                 if ( efab->link_up ) {
2599                         /* PHY init printed the message for us */
2600                         return 1;
2601                 }
2602                 sleep ( 1 );
2603         } while ( ++count < 5 );
2604         printf ( "timed out\n" );
2605
2606         return 0;
2607 }
2608
2609 /**
2610  * Initialise NIC
2611  *
2612  */
2613 static int efab_init_nic ( struct efab_nic *efab ) {
2614         int i;
2615
2616         /* Initialise NIC */
2617         if ( ! efab->op->init_nic ( efab ) )
2618                 return 0;
2619
2620         /* Push RX descriptors */
2621         for ( i = 0 ; i < EFAB_RX_BUFS ; i++ ) {
2622                 efab_push_rx_buffer ( efab, &efab->rx_bufs[i] );
2623         }
2624
2625         /* Read MAC address from EEPROM */
2626         if ( ! efab->op->read_eeprom ( efab ) )
2627                 return 0;
2628         efab->mac_addr[ETH_ALEN-1] += efab->port;
2629
2630         /* Initialise MAC and wait for link up */
2631         if ( ! efab_init_mac ( efab ) )
2632                 return 0;
2633
2634         return 1;
2635 }
2636
2637 /**************************************************************************
2638  *
2639  * Etherboot interface
2640  *
2641  **************************************************************************
2642  */
2643
2644 /**************************************************************************
2645 POLL - Wait for a frame
2646 ***************************************************************************/
2647 static int etherfabric_poll ( struct nic *nic, int retrieve ) {
2648         struct efab_nic *efab = nic->priv_data;
2649         struct efab_event event;
2650         static struct efab_rx_buf *rx_buf = NULL;
2651         int i;
2652
2653         /* Process the event queue until we hit either a packet
2654          * received event or an empty event slot.
2655          */
2656         while ( ( rx_buf == NULL ) &&
2657                 efab->op->fetch_event ( efab, &event ) ) {
2658                 if ( event.type == EFAB_EV_TX ) {
2659                         /* TX completed - mark as done */
2660                         DBG ( "TX id %x complete\n",
2661                               efab->tx_buf.id );
2662                         efab->tx_in_progress = 0;
2663                 } else if ( event.type == EFAB_EV_RX ) {
2664                         /* RX - find corresponding buffer */
2665                         for ( i = 0 ; i < EFAB_RX_BUFS ; i++ ) {
2666                                 if ( efab->rx_bufs[i].id == event.rx_id ) {
2667                                         rx_buf = &efab->rx_bufs[i];
2668                                         rx_buf->len = event.rx_len;
2669                                         DBG ( "RX id %x (len %x) received\n",
2670                                               rx_buf->id, rx_buf->len );
2671                                         break;
2672                                 }
2673                         }
2674                         if ( ! rx_buf ) {
2675                                 printf ( "Invalid RX ID %x\n", event.rx_id );
2676                         }
2677                 } else if ( event.type == EFAB_EV_NONE ) {
2678                         DBG ( "Ignorable event\n" );
2679                 } else {
2680                         DBG ( "Unknown event\n" );
2681                 }
2682         }
2683
2684         /* If there is no packet, return 0 */
2685         if ( ! rx_buf )
2686                 return 0;
2687
2688         /* If we don't want to retrieve it just yet, return 1 */
2689         if ( ! retrieve )
2690                 return 1;
2691
2692         /* Copy packet contents */
2693         nic->packetlen = rx_buf->len;
2694         memcpy ( nic->packet, rx_buf->addr, nic->packetlen );
2695
2696         /* Give this buffer back to the NIC */
2697         efab_push_rx_buffer ( efab, rx_buf );
2698
2699         /* Prepare to receive next packet */
2700         rx_buf = NULL;
2701
2702         return 1;
2703 }
2704
2705 /**************************************************************************
2706 TRANSMIT - Transmit a frame
2707 ***************************************************************************/
2708 static void etherfabric_transmit ( struct nic *nic, const char *dest,
2709                                    unsigned int type, unsigned int size,
2710                                    const char *data ) {
2711         struct efab_nic *efab = nic->priv_data;
2712         unsigned int nstype = htons ( type );
2713
2714         /* We can only transmit one packet at a time; a TX completion
2715          * event must be received before we can transmit the next
2716          * packet.  Since there is only one static TX buffer, we don't
2717          * worry unduly about overflow, but we report it anyway.
2718          */
2719         if ( efab->tx_in_progress ) {
2720                 printf ( "TX overflow!\n" );
2721         }
2722
2723         /* Fill TX buffer, pad to ETH_ZLEN */
2724         memcpy ( efab->tx_buf.addr, dest, ETH_ALEN );
2725         memcpy ( efab->tx_buf.addr + ETH_ALEN, nic->node_addr, ETH_ALEN );
2726         memcpy ( efab->tx_buf.addr + 2 * ETH_ALEN, &nstype, 2 );
2727         memcpy ( efab->tx_buf.addr + ETH_HLEN, data, size );
2728         size += ETH_HLEN;
2729         while ( size < ETH_ZLEN ) {
2730                 efab->tx_buf.addr[size++] = '\0';
2731         }
2732         efab->tx_buf.len = size;
2733
2734         /* Push TX descriptor */
2735         efab_push_tx_buffer ( efab, &efab->tx_buf );
2736
2737         /* There is no way to wait for TX complete (i.e. TX buffer
2738          * available to re-use for the next transmit) without reading
2739          * from the event queue.  We therefore simply leave the TX
2740          * buffer marked as "in use" until a TX completion event
2741          * happens to be picked up by a call to etherfabric_poll().
2742          */
2743         efab->tx_in_progress = 1;
2744
2745         return;
2746 }
2747
2748 /**************************************************************************
2749 DISABLE - Turn off ethernet interface
2750 ***************************************************************************/
2751 static void etherfabric_disable ( struct nic *nic ) {
2752         struct efab_nic *efab = nic->priv_data;
2753
2754         efab->op->reset ( efab );
2755         if ( efab->membase )
2756                 iounmap ( efab->membase );
2757 }
2758
2759 /**************************************************************************
2760 IRQ - handle interrupts
2761 ***************************************************************************/
2762 static void etherfabric_irq ( struct nic *nic, irq_action_t action ) {
2763         struct efab_nic *efab = nic->priv_data;
2764
2765         switch ( action ) {
2766         case DISABLE :
2767                 efab->op->mask_irq ( efab, 1 );
2768                 break;
2769         case ENABLE :
2770                 efab->op->mask_irq ( efab, 0 );
2771                 break;
2772         case FORCE :
2773                 /* Force NIC to generate a receive interrupt */
2774                 efab->op->generate_irq ( efab );
2775                 break;
2776         }
2777
2778         return;
2779 }
2780
2781 static struct nic_operations etherfabric_operations = {
2782         .connect        = dummy_connect,
2783         .poll           = etherfabric_poll,
2784         .transmit       = etherfabric_transmit,
2785         .irq            = etherfabric_irq,
2786 };
2787
2788 /**************************************************************************
2789 PROBE - Look for an adapter, this routine's visible to the outside
2790 ***************************************************************************/
2791 static int etherfabric_probe ( struct nic *nic, struct pci_device *pci ) {
2792         static struct efab_nic efab;
2793         static int nic_port = 1;
2794         struct efab_buffers *buffers;
2795         int i;
2796
2797         /* Set up our private data structure */
2798         nic->priv_data = &efab;
2799         memset ( &efab, 0, sizeof ( efab ) );
2800         memset ( &efab_buffers, 0, sizeof ( efab_buffers ) );
2801
2802         /* Hook in appropriate operations table.  Do this early. */
2803         if ( pci->device == EF1002_DEVID ) {
2804                 efab.op = &ef1002_operations;
2805         } else {
2806                 efab.op = &falcon_operations;
2807         }
2808
2809         /* Initialise efab data structure */
2810         efab.pci = pci;
2811         buffers = ( ( struct efab_buffers * )
2812                     ( ( ( void * ) &efab_buffers ) +
2813                       ( - virt_to_bus ( &efab_buffers ) ) % EFAB_BUF_ALIGN ) );
2814         efab.eventq = buffers->eventq;
2815         efab.txd = buffers->txd;
2816         efab.rxd = buffers->rxd;
2817         efab.tx_buf.addr = buffers->tx_buf;
2818         for ( i = 0 ; i < EFAB_RX_BUFS ; i++ ) {
2819                 efab.rx_bufs[i].addr = buffers->rx_buf[i];
2820         }
2821
2822         /* Enable the PCI device */
2823         adjust_pci_device ( pci );
2824         nic->ioaddr = pci->ioaddr & ~3;
2825         nic->irqno = pci->irq;
2826
2827         /* Get iobase/membase */
2828         efab.iobase = nic->ioaddr;
2829         efab.op->get_membase ( &efab );
2830
2831         /* Switch NIC ports (i.e. try different ports on each probe) */
2832         nic_port = 1 - nic_port;
2833         efab.port = nic_port;
2834
2835         /* Initialise hardware */
2836         if ( ! efab_init_nic ( &efab ) )
2837                 return 0;
2838         memcpy ( nic->node_addr, efab.mac_addr, ETH_ALEN );
2839
2840         /* hello world */
2841         printf ( "Found EtherFabric %s NIC %!\n", pci->name, nic->node_addr );
2842
2843         /* point to NIC specific routines */
2844         nic->nic_op = &etherfabric_operations;
2845
2846         return 1;
2847 }
2848
2849 static struct pci_device_id etherfabric_nics[] = {
2850 PCI_ROM(0x1924, 0xC101, "ef1002", "EtherFabric EF1002"),
2851 PCI_ROM(0x1924, 0x0703, "falcon", "EtherFabric Falcon"),
2852 };
2853
2854 PCI_DRIVER ( etherfabric_driver, etherfabric_nics, PCI_NO_CLASS );
2855
2856 DRIVER ( "EFAB", nic_driver, pci_driver, etherfabric_driver,
2857          etherfabric_probe, etherfabric_disable );
2858
2859 /*
2860  * Local variables:
2861  *  c-basic-offset: 8
2862  *  c-indent-level: 8
2863  *  tab-width: 8
2864  * End:
2865  */