[Hermon] Add driver for Mellanox Hermon (ConnectX) cards.
[people/sha0/gpxe.git] / src / drivers / infiniband / MT25408_PRM.h
1 /*
2   This software is available to you under a choice of one of two
3   licenses.  You may choose to be licensed under the terms of the GNU
4   General Public License (GPL) Version 2, available at
5   <http://www.fsf.org/copyleft/gpl.html>, or the OpenIB.org BSD
6   license, available in the LICENSE.TXT file accompanying this
7   software.  These details are also available at
8   <http://openib.org/license.html>.
9
10   THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
11   EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
12   MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
13   NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
14   BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
15   ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
16   CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
17   SOFTWARE.
18
19   Copyright (c) 2004 Mellanox Technologies Ltd.  All rights reserved.
20 */
21
22 /***
23  *** This file was generated at "Mon Apr 16 23:22:02 2007"
24  *** by:
25  ***    % csp_bf -copyright=/mswg/misc/license-header.txt -prefix hermonprm_ -bits -fixnames MT25408_PRM.csp
26  ***/
27
28 #ifndef H_prefix_hermonprm_bits_fixnames_MT25408_PRM_csp_H
29 #define H_prefix_hermonprm_bits_fixnames_MT25408_PRM_csp_H
30
31 /* UD Address Vector */
32
33 struct hermonprm_ud_address_vector_st { /* Little Endian */
34     pseudo_bit_t        pd[0x00018];           /* Protection Domain */
35     pseudo_bit_t        port_number[0x00002];  /* Port number
36                                                  1 - Port 1
37                                                  2 - Port 2
38                                                  other - reserved */
39     pseudo_bit_t        reserved0[0x00005];
40     pseudo_bit_t        fl[0x00001];           /* force loopback */
41 /* -------------- */
42     pseudo_bit_t        rlid[0x00010];         /* Remote (Destination) LID */
43     pseudo_bit_t        my_lid_path_bits[0x00007];/* Source LID - the lower 7 bits (upper bits are taken from PortInfo) */
44     pseudo_bit_t        g[0x00001];            /* Global address enable - if set, GRH will be formed for packet header */
45     pseudo_bit_t        reserved1[0x00008];
46 /* -------------- */
47     pseudo_bit_t        hop_limit[0x00008];    /* IPv6 hop limit */
48     pseudo_bit_t        max_stat_rate[0x00004];/* Maximum static rate control. 
49                                                  0 - 4X injection rate
50                                                  1 - 1X injection rate
51                                                  other - reserved
52                                                   */
53     pseudo_bit_t        reserved2[0x00004];
54     pseudo_bit_t        mgid_index[0x00007];   /* Index to port GID table
55                                                  mgid_index = (port_number-1) * 2^log_max_gid + gid_index
56                                                  Where:
57                                                  1. log_max_gid is taken from QUERY_DEV_CAP command
58                                                  2. gid_index is the index to the GID table */
59     pseudo_bit_t        reserved3[0x00009];
60 /* -------------- */
61     pseudo_bit_t        flow_label[0x00014];   /* IPv6 flow label */
62     pseudo_bit_t        tclass[0x00008];       /* IPv6 TClass */
63     pseudo_bit_t        sl[0x00004];           /* InfiniBand Service Level (SL) */
64 /* -------------- */
65     pseudo_bit_t        rgid_127_96[0x00020];  /* Remote GID[127:96] */
66 /* -------------- */
67     pseudo_bit_t        rgid_95_64[0x00020];   /* Remote GID[95:64] */
68 /* -------------- */
69     pseudo_bit_t        rgid_63_32[0x00020];   /* Remote GID[63:32] */
70 /* -------------- */
71     pseudo_bit_t        rgid_31_0[0x00020];    /* Remote GID[31:0] if G bit is set. Must be set to 0x2 if G bit is cleared. */
72 /* -------------- */
73 }; 
74
75 /* Send doorbell */
76
77 struct hermonprm_send_doorbell_st {     /* Little Endian */
78     pseudo_bit_t        nopcode[0x00005];      /* Opcode of descriptor to be executed */
79     pseudo_bit_t        f[0x00001];            /* Fence bit. If set, descriptor is fenced */
80     pseudo_bit_t        reserved0[0x00002];
81     pseudo_bit_t        wqe_counter[0x00010];  /* Modulo-64K counter of WQEs posted to the QP since its creation excluding the newly posted WQEs in this doorbell. Should be zero for the first doorbell on the QP */
82     pseudo_bit_t        wqe_cnt[0x00008];      /* Number of WQEs posted with this doorbell. Must be grater then zero. */
83 /* -------------- */
84     pseudo_bit_t        nds[0x00006];          /* Next descriptor size (in 16-byte chunks) */
85     pseudo_bit_t        reserved1[0x00002];
86     pseudo_bit_t        qpn[0x00018];          /* QP number this doorbell is rung on */
87 /* -------------- */
88 }; 
89
90 /* Send wqe segment data inline */
91
92 struct hermonprm_wqe_segment_data_inline_st {   /* Little Endian */
93     pseudo_bit_t        byte_count[0x0000a];   /* Not including padding for 16Byte chunks */
94     pseudo_bit_t        reserved0[0x00015];
95     pseudo_bit_t        always1[0x00001];
96 /* -------------- */
97     pseudo_bit_t        data[0x00018];         /* Data may be more this segment size - in 16Byte chunks */
98     pseudo_bit_t        reserved1[0x00008];
99 /* -------------- */
100     pseudo_bit_t        reserved2[0x00040];
101 /* -------------- */
102 }; 
103
104 /* Send wqe segment data ptr */
105
106 struct hermonprm_wqe_segment_data_ptr_st {      /* Little Endian */
107     pseudo_bit_t        byte_count[0x0001f];
108     pseudo_bit_t        always0[0x00001];
109 /* -------------- */
110     pseudo_bit_t        l_key[0x00020];
111 /* -------------- */
112     pseudo_bit_t        local_address_h[0x00020];
113 /* -------------- */
114     pseudo_bit_t        local_address_l[0x00020];
115 /* -------------- */
116 }; 
117
118 /* Send wqe segment rd */
119
120 struct hermonprm_local_invalidate_segment_st {  /* Little Endian */
121     pseudo_bit_t        reserved0[0x00040];
122 /* -------------- */
123     pseudo_bit_t        mem_key[0x00018];
124     pseudo_bit_t        reserved1[0x00008];
125 /* -------------- */
126     pseudo_bit_t        reserved2[0x000a0];
127 /* -------------- */
128 }; 
129
130 /* Fast_Registration_Segment   ####michal - doesn't match PRM (fields were added, see below) new table size in bytes -  0x30 */
131
132 struct hermonprm_fast_registration_segment_st { /* Little Endian */
133     pseudo_bit_t        reserved0[0x0001b];
134     pseudo_bit_t        lr[0x00001];           /* If set - Local Read access will be enabled */
135     pseudo_bit_t        lw[0x00001];           /* If set - Local Write access will be enabled */
136     pseudo_bit_t        rr[0x00001];           /* If set - Remote Read access will be enabled */
137     pseudo_bit_t        rw[0x00001];           /* If set - Remote Write access will be enabled */
138     pseudo_bit_t        a[0x00001];            /* If set - Remote Atomic access will be enabled */
139 /* -------------- */
140     pseudo_bit_t        pbl_ptr_63_32[0x00020];/* Physical address pointer [63:32] to the physical buffer list  ### michal - this field is replaced with mem_key .32 */
141 /* -------------- */
142     pseudo_bit_t        mem_key[0x00020];      /* Memory Key on which the fast registration is executed on. ###michal-this field is replaced with pbl_ptr_63_32 */
143 /* -------------- */
144     pseudo_bit_t        page_size[0x00005];    /* Page size used for the region. Actual size is [4K]*2^Page_size bytes.
145                                                  page_size should be less than 20. ###michal - field doesn't exsist (see replacement above) */
146     pseudo_bit_t        reserved1[0x00002];
147     pseudo_bit_t        zb[0x00001];           /* Zero Based Region               ###michal - field doesn't exsist (see replacement above) */
148     pseudo_bit_t        pbl_ptr_31_8[0x00018]; /* Physical address pointer [31:8] to the physical buffer list    ###michal - field doesn't exsist (see replacement above) */
149 /* -------------- */
150     pseudo_bit_t        start_address_h[0x00020];/* Start Address[63:32] - Virtual Address where this region starts */
151 /* -------------- */
152     pseudo_bit_t        start_address_l[0x00020];/* Start Address[31:0] - Virtual Address where this region starts */
153 /* -------------- */
154     pseudo_bit_t        reg_len_h[0x00020];    /* Region Length[63:32] */
155 /* -------------- */
156     pseudo_bit_t        reg_len_l[0x00020];    /* Region Length[31:0] */
157 /* -------------- */
158 }; 
159
160 /* Send wqe segment atomic */
161
162 struct hermonprm_wqe_segment_atomic_st {        /* Little Endian */
163     pseudo_bit_t        swap_add_h[0x00020];
164 /* -------------- */
165     pseudo_bit_t        swap_add_l[0x00020];
166 /* -------------- */
167     pseudo_bit_t        compare_h[0x00020];
168 /* -------------- */
169     pseudo_bit_t        compare_l[0x00020];
170 /* -------------- */
171 }; 
172
173 /* Send wqe segment remote address */
174
175 struct hermonprm_wqe_segment_remote_address_st {        /* Little Endian */
176     pseudo_bit_t        remote_virt_addr_h[0x00020];
177 /* -------------- */
178     pseudo_bit_t        remote_virt_addr_l[0x00020];
179 /* -------------- */
180     pseudo_bit_t        rkey[0x00020];
181 /* -------------- */
182     pseudo_bit_t        reserved0[0x00020];
183 /* -------------- */
184 }; 
185
186 /* end wqe segment bind */
187
188 struct hermonprm_wqe_segment_bind_st {  /* Little Endian */
189     pseudo_bit_t        reserved0[0x0001d];
190     pseudo_bit_t        rr[0x00001];           /* If set, Remote Read Enable for bound window. */
191     pseudo_bit_t        rw[0x00001];           /* If set, Remote Write Enable for bound window.
192                                                   */
193     pseudo_bit_t        a[0x00001];            /* If set, Atomic Enable for bound window. */
194 /* -------------- */
195     pseudo_bit_t        reserved1[0x0001e];
196     pseudo_bit_t        zb[0x00001];           /* If set, Window is Zero Based. */
197     pseudo_bit_t        type[0x00001];         /* Window type.
198                                                  0 - Type one window
199                                                  1 - Type two window
200                                                   */
201 /* -------------- */
202     pseudo_bit_t        new_rkey[0x00020];     /* The new RKey of window to bind */
203 /* -------------- */
204     pseudo_bit_t        region_lkey[0x00020];  /* Local key of region, which window will be bound to */
205 /* -------------- */
206     pseudo_bit_t        start_address_h[0x00020];
207 /* -------------- */
208     pseudo_bit_t        start_address_l[0x00020];
209 /* -------------- */
210     pseudo_bit_t        length_h[0x00020];
211 /* -------------- */
212     pseudo_bit_t        length_l[0x00020];
213 /* -------------- */
214 }; 
215
216 /* Send wqe segment ud */
217
218 struct hermonprm_wqe_segment_ud_st {    /* Little Endian */
219     struct hermonprm_ud_address_vector_st       ud_address_vector;/* UD Address Vector */
220 /* -------------- */
221     pseudo_bit_t        destination_qp[0x00018];
222     pseudo_bit_t        reserved0[0x00008];
223 /* -------------- */
224     pseudo_bit_t        q_key[0x00020];
225 /* -------------- */
226     pseudo_bit_t        reserved1[0x00040];
227 /* -------------- */
228 }; 
229
230 /* Send wqe segment rd */
231
232 struct hermonprm_wqe_segment_rd_st {    /* Little Endian */
233     pseudo_bit_t        destination_qp[0x00018];
234     pseudo_bit_t        reserved0[0x00008];
235 /* -------------- */
236     pseudo_bit_t        q_key[0x00020];
237 /* -------------- */
238     pseudo_bit_t        reserved1[0x00040];
239 /* -------------- */
240 }; 
241
242 /* Send wqe segment ctrl */
243
244 struct hermonprm_wqe_segment_ctrl_send_st {     /* Little Endian */
245     pseudo_bit_t        opcode[0x00005];
246     pseudo_bit_t        reserved0[0x0001a];
247     pseudo_bit_t        owner[0x00001];
248 /* -------------- */
249     pseudo_bit_t        ds[0x00006];           /* descriptor (wqe) size in 16bytes chunk */
250     pseudo_bit_t        f[0x00001];            /* fence */
251     pseudo_bit_t        reserved1[0x00019];
252 /* -------------- */
253     pseudo_bit_t        fl[0x00001];           /* Force LoopBack */
254     pseudo_bit_t        s[0x00001];            /* Remote Solicited Event */
255     pseudo_bit_t        c[0x00002];            /* completion required: 0b00 - no   0b11 - yes */
256     pseudo_bit_t        ip[0x00001];           /* When set, InfiniHost III Ex will calculate the IP checksum of the IP header that is present immediately after the IPoverIB encapsulation header. In the case of multiple headers (encapsulation), InfiniHost III Ex will calculate the checksum only for the first IP header following the IPoverIB encapsulation header. Not Valid for IPv6 packets */
257     pseudo_bit_t        tcp_udp[0x00001];      /* When set, InfiniHost III Ex will calculate the TCP/UDP checksum of the packet that is present immediately after the IP header. In the case of multiple headers (encapsulation), InfiniHost III Ex will calculate the checksum only for the first TCP header following the IP header. This bit may be set only if the entire TCP/UDP segment is present in one IB packet */
258     pseudo_bit_t        reserved2[0x00001];
259     pseudo_bit_t        so[0x00001];           /* Strong Ordering - when set, the WQE will be executed only after all previous WQEs have been executed. Can be set for RC WQEs only. This bit must be set in type two BIND, Fast Registration and Local invalidate operations. */
260     pseudo_bit_t        src_remote_buf[0x00018];
261 /* -------------- */
262     pseudo_bit_t        immediate[0x00020];    /* If the OpCode encodes an operation with Immediate (RDMA-write/SEND), This field will hold the Immediate data to be sent. If the OpCode encodes send and invalidate operations, this field holds the Invalidation key to be inserted into the packet; otherwise, this field is reserved. */
263 /* -------------- */
264 }; 
265
266 /* Address Path # ###michal - match to PRM */
267
268 struct hermonprm_address_path_st {      /* Little Endian */
269     pseudo_bit_t        pkey_index[0x00007];   /* PKey table index */
270     pseudo_bit_t        reserved0[0x00016];
271     pseudo_bit_t        sv[0x00001];           /* Service  VLAN on QP */
272     pseudo_bit_t        cv[0x00001];           /* Customer VLAN in QP */
273     pseudo_bit_t        fl[0x00001];           /* Force LoopBack */
274 /* -------------- */
275     pseudo_bit_t        rlid[0x00010];         /* Remote (Destination) LID */
276     pseudo_bit_t        my_lid_smac_idx[0x00007];/* Source LID - the lower 7 bits (upper bits are taken from PortInfo) */
277     pseudo_bit_t        grh_ip[0x00001];       /* Global address enable - if set, GRH will be formed for packet header */
278     pseudo_bit_t        reserved1[0x00008];
279 /* -------------- */
280     pseudo_bit_t        hop_limit[0x00008];    /* IPv6 hop limit */
281     pseudo_bit_t        max_stat_rate[0x00004];/* Maximum static rate control. 
282                                                  0 - 100% injection rate 
283                                                  1 - 25% injection rate
284                                                  2 - 12.5% injection rate
285                                                  3 - 50% injection rate
286                                                  7: 2.5 Gb/s. 
287                                                  8: 10 Gb/s. 
288                                                  9: 30 Gb/s. 
289                                                  10: 5 Gb/s. 
290                                                  11: 20 Gb/s.
291                                                  12: 40 Gb/s. 
292                                                  13: 60 Gb/s. 
293                                                  14: 80 Gb/s. 
294                                                  15: 120 Gb/s. */
295     pseudo_bit_t        reserved2[0x00004];
296     pseudo_bit_t        mgid_index[0x00007];   /* Index to port GID table */
297     pseudo_bit_t        reserved3[0x00004];
298     pseudo_bit_t        ack_timeout[0x00005];  /* Local ACK timeout - Transport timer for activation of retransmission mechanism. Refer to IB spec Vol1 9.7.6.1.3 for further details.
299                                                  The transport timer is set to 4.096us*2^ack_timeout, if ack_timeout is 0 then transport timer is disabled. */
300 /* -------------- */
301     pseudo_bit_t        flow_label[0x00014];   /* IPv6 flow label */
302     pseudo_bit_t        tclass[0x00008];       /* IPv6 TClass */
303     pseudo_bit_t        reserved4[0x00004];
304 /* -------------- */
305     pseudo_bit_t        rgid_127_96[0x00020];  /* Remote GID[127:96] */
306 /* -------------- */
307     pseudo_bit_t        rgid_95_64[0x00020];   /* Remote GID[95:64] */
308 /* -------------- */
309     pseudo_bit_t        rgid_63_32[0x00020];   /* Remote GID[63:32] */
310 /* -------------- */
311     pseudo_bit_t        rgid_31_0[0x00020];    /* Remote GID[31:0] */
312 /* -------------- */
313     pseudo_bit_t        reserved5[0x00008];
314     pseudo_bit_t        sp[0x00001];           /* if set, spoofing protection is enforced on this QP and Ethertype headers are restricted */
315     pseudo_bit_t        reserved6[0x00002];
316     pseudo_bit_t        fvl[0x00001];          /* force VLAN */
317     pseudo_bit_t        fsip[0x00001];         /* force source IP */
318     pseudo_bit_t        fsm[0x00001];          /* force source MAC */
319     pseudo_bit_t        reserved7[0x0000a];
320     pseudo_bit_t        sched_queue[0x00008];
321 /* -------------- */
322     pseudo_bit_t        dmac_47_32[0x00010];
323     pseudo_bit_t        vlan_index[0x00007];
324     pseudo_bit_t        reserved8[0x00001];
325     pseudo_bit_t        counter_index[0x00008];/* Index to a table of counters that counts egress packets and bytes, 0xFF not valid */
326 /* -------------- */
327     pseudo_bit_t        dmac_31_0[0x00020];
328 /* -------------- */
329 }; 
330
331 /* HCA Command Register (HCR)    #### michal - match PRM */
332
333 struct hermonprm_hca_command_register_st {      /* Little Endian */
334     pseudo_bit_t        in_param_h[0x00020];   /* Input Parameter: parameter[63:32] or pointer[63:32] to input mailbox (see command description) */
335 /* -------------- */
336     pseudo_bit_t        in_param_l[0x00020];   /* Input Parameter: parameter[31:0] or pointer[31:0] to input mailbox (see command description) */
337 /* -------------- */
338     pseudo_bit_t        input_modifier[0x00020];/* Input Parameter Modifier */
339 /* -------------- */
340     pseudo_bit_t        out_param_h[0x00020];  /* Output Parameter: parameter[63:32] or pointer[63:32] to output mailbox (see command description) */
341 /* -------------- */
342     pseudo_bit_t        out_param_l[0x00020];  /* Output Parameter: parameter[31:0] or pointer[31:0] to output mailbox (see command description) */
343 /* -------------- */
344     pseudo_bit_t        reserved0[0x00010];
345     pseudo_bit_t        token[0x00010];        /* Software assigned token to the command, to uniquely identify it. The token is returned to the software in the EQE reported. */
346 /* -------------- */
347     pseudo_bit_t        opcode[0x0000c];       /* Command opcode */
348     pseudo_bit_t        opcode_modifier[0x00004];/* Opcode Modifier, see specific description for each command. */
349     pseudo_bit_t        reserved1[0x00005];
350     pseudo_bit_t        t[0x00001];            /* Toggle */
351     pseudo_bit_t        e[0x00001];            /* Event Request
352                                                  0 - Don't report event (software will poll the GO bit)
353                                                  1 - Report event to EQ when the command completes */
354     pseudo_bit_t        go[0x00001];           /* Go (0=Software ownership for the HCR, 1=Hardware ownership for the HCR)
355                                                  Software can write to the HCR only if Go bit is cleared.
356                                                  Software must set the Go bit to trigger the HW to execute the command. Software must not write to this register value other than 1 for the Go bit. */
357     pseudo_bit_t        status[0x00008];       /* Command execution status report. Valid only if command interface in under SW ownership (Go bit is cleared)
358                                                  0 - command completed without error. If different than zero, command execution completed with error. Syndrom encoding is depended on command executed and is defined for each command */
359 /* -------------- */
360 }; 
361
362 /* CQ Doorbell */
363
364 struct hermonprm_cq_cmd_doorbell_st {   /* Little Endian */
365     pseudo_bit_t        cqn[0x00018];          /* CQ number accessed */
366     pseudo_bit_t        cmd[0x00003];          /* Command to be executed on CQ
367                                                  0x0 - Reserved
368                                                  0x1 - Request notification for next Solicited completion event. CQ_param specifies the current CQ Consumer Counter.
369                                                  0x2 - Request notification for next Solicited or Unsolicited completion event. CQ_param specifies the current CQ Consumer Counter.
370                                                  0x3 - Request notification for multiple completions (Arm-N). CQ_param specifies the value of the CQ Counter that when reached by HW (i.e. HW generates a CQE into this Counter) Event will be generated
371                                                  Other - Reserved */
372     pseudo_bit_t        reserved0[0x00001];
373     pseudo_bit_t        cmd_sn[0x00002];       /* Command Sequence Number - This field should be incremented upon receiving completion notification of the respective CQ.
374                                                  This transition is done by ringing Request notification for next Solicited, Request notification for next Solicited or Unsolicited 
375                                                  completion or Request notification for multiple completions doorbells after receiving completion notification.
376                                                  This field is initialized to Zero */
377     pseudo_bit_t        reserved1[0x00002];
378 /* -------------- */
379     pseudo_bit_t        cq_param[0x00020];     /* parameter to be used by CQ command */
380 /* -------------- */
381 }; 
382
383 /* RD-send doorbell */
384
385 struct hermonprm_rd_send_doorbell_st {  /* Little Endian */
386     pseudo_bit_t        reserved0[0x00008];
387     pseudo_bit_t        een[0x00018];          /* End-to-end context number (reliable datagram)
388                                                  Must be zero for Nop and Bind operations */
389 /* -------------- */
390     pseudo_bit_t        reserved1[0x00008];
391     pseudo_bit_t        qpn[0x00018];          /* QP number this doorbell is rung on */
392 /* -------------- */
393     struct hermonprm_send_doorbell_st   send_doorbell;/* Send Parameters */
394 /* -------------- */
395 }; 
396
397 /* Multicast Group Member QP   #### michal - match PRM */
398
399 struct hermonprm_mgmqp_st {     /* Little Endian */
400     pseudo_bit_t        qpn_i[0x00018];        /* QPN_i: QP number which is a member in this multicast group. Valid only if Qi bit is set. Length of the QPN_i list is set in INIT_HCA */
401     pseudo_bit_t        reserved0[0x00006];
402     pseudo_bit_t        blck_lb[0x00001];      /* Block self-loopback messages arriving to this qp */
403     pseudo_bit_t        qi[0x00001];           /* Qi: QPN_i is valid */
404 /* -------------- */
405 }; 
406
407 /* vsd */
408
409 struct hermonprm_vsd_st {       /* Little Endian */
410     pseudo_bit_t        vsd_dw0[0x00020];
411 /* -------------- */
412     pseudo_bit_t        vsd_dw1[0x00020];
413 /* -------------- */
414     pseudo_bit_t        vsd_dw2[0x00020];
415 /* -------------- */
416     pseudo_bit_t        vsd_dw3[0x00020];
417 /* -------------- */
418     pseudo_bit_t        vsd_dw4[0x00020];
419 /* -------------- */
420     pseudo_bit_t        vsd_dw5[0x00020];
421 /* -------------- */
422     pseudo_bit_t        vsd_dw6[0x00020];
423 /* -------------- */
424     pseudo_bit_t        vsd_dw7[0x00020];
425 /* -------------- */
426     pseudo_bit_t        vsd_dw8[0x00020];
427 /* -------------- */
428     pseudo_bit_t        vsd_dw9[0x00020];
429 /* -------------- */
430     pseudo_bit_t        vsd_dw10[0x00020];
431 /* -------------- */
432     pseudo_bit_t        vsd_dw11[0x00020];
433 /* -------------- */
434     pseudo_bit_t        vsd_dw12[0x00020];
435 /* -------------- */
436     pseudo_bit_t        vsd_dw13[0x00020];
437 /* -------------- */
438     pseudo_bit_t        vsd_dw14[0x00020];
439 /* -------------- */
440     pseudo_bit_t        vsd_dw15[0x00020];
441 /* -------------- */
442     pseudo_bit_t        vsd_dw16[0x00020];
443 /* -------------- */
444     pseudo_bit_t        vsd_dw17[0x00020];
445 /* -------------- */
446     pseudo_bit_t        vsd_dw18[0x00020];
447 /* -------------- */
448     pseudo_bit_t        vsd_dw19[0x00020];
449 /* -------------- */
450     pseudo_bit_t        vsd_dw20[0x00020];
451 /* -------------- */
452     pseudo_bit_t        vsd_dw21[0x00020];
453 /* -------------- */
454     pseudo_bit_t        vsd_dw22[0x00020];
455 /* -------------- */
456     pseudo_bit_t        vsd_dw23[0x00020];
457 /* -------------- */
458     pseudo_bit_t        vsd_dw24[0x00020];
459 /* -------------- */
460     pseudo_bit_t        vsd_dw25[0x00020];
461 /* -------------- */
462     pseudo_bit_t        vsd_dw26[0x00020];
463 /* -------------- */
464     pseudo_bit_t        vsd_dw27[0x00020];
465 /* -------------- */
466     pseudo_bit_t        vsd_dw28[0x00020];
467 /* -------------- */
468     pseudo_bit_t        vsd_dw29[0x00020];
469 /* -------------- */
470     pseudo_bit_t        vsd_dw30[0x00020];
471 /* -------------- */
472     pseudo_bit_t        vsd_dw31[0x00020];
473 /* -------------- */
474     pseudo_bit_t        vsd_dw32[0x00020];
475 /* -------------- */
476     pseudo_bit_t        vsd_dw33[0x00020];
477 /* -------------- */
478     pseudo_bit_t        vsd_dw34[0x00020];
479 /* -------------- */
480     pseudo_bit_t        vsd_dw35[0x00020];
481 /* -------------- */
482     pseudo_bit_t        vsd_dw36[0x00020];
483 /* -------------- */
484     pseudo_bit_t        vsd_dw37[0x00020];
485 /* -------------- */
486     pseudo_bit_t        vsd_dw38[0x00020];
487 /* -------------- */
488     pseudo_bit_t        vsd_dw39[0x00020];
489 /* -------------- */
490     pseudo_bit_t        vsd_dw40[0x00020];
491 /* -------------- */
492     pseudo_bit_t        vsd_dw41[0x00020];
493 /* -------------- */
494     pseudo_bit_t        vsd_dw42[0x00020];
495 /* -------------- */
496     pseudo_bit_t        vsd_dw43[0x00020];
497 /* -------------- */
498     pseudo_bit_t        vsd_dw44[0x00020];
499 /* -------------- */
500     pseudo_bit_t        vsd_dw45[0x00020];
501 /* -------------- */
502     pseudo_bit_t        vsd_dw46[0x00020];
503 /* -------------- */
504     pseudo_bit_t        vsd_dw47[0x00020];
505 /* -------------- */
506     pseudo_bit_t        vsd_dw48[0x00020];
507 /* -------------- */
508     pseudo_bit_t        vsd_dw49[0x00020];
509 /* -------------- */
510     pseudo_bit_t        vsd_dw50[0x00020];
511 /* -------------- */
512     pseudo_bit_t        vsd_dw51[0x00020];
513 /* -------------- */
514     pseudo_bit_t        vsd_dw52[0x00020];
515 /* -------------- */
516     pseudo_bit_t        vsd_dw53[0x00020];
517 /* -------------- */
518     pseudo_bit_t        vsd_dw54[0x00020];
519 /* -------------- */
520     pseudo_bit_t        vsd_dw55[0x00020];
521 /* -------------- */
522 }; 
523
524 /* UAR Parameters */
525
526 struct hermonprm_uar_params_st {        /* Little Endian */
527     pseudo_bit_t        reserved0[0x00040];
528 /* -------------- */
529     pseudo_bit_t        uar_page_sz[0x00008];  /* This field defines the size of each UAR page.
530                                                  Size of UAR Page is 4KB*2^UAR_Page_Size */
531     pseudo_bit_t        log_max_uars[0x00004]; /* Number of UARs supported is 2^log_max_UARs */
532     pseudo_bit_t        reserved1[0x00014];
533 /* -------------- */
534     pseudo_bit_t        reserved2[0x000a0];
535 /* -------------- */
536 }; 
537
538 /* Translation and Protection Tables Parameters */
539
540 struct hermonprm_tptparams_st { /* Little Endian */
541     pseudo_bit_t        dmpt_base_adr_h[0x00020];/* dMPT - Memory Protection Table base physical address [63:32].
542                                                  Entry size is 64 bytes.
543                                                  Table must be aligned to its size.
544                                                  Address may be set to 0xFFFFFFFF if address translation and protection is not supported. */
545 /* -------------- */
546     pseudo_bit_t        dmpt_base_adr_l[0x00020];/* dMPT - Memory Protection Table base physical address [31:0].
547                                                  Entry size is 64 bytes.
548                                                  Table must be aligned to its size.
549                                                  Address may be set to 0xFFFFFFFF if address translation and protection is not supported. */
550 /* -------------- */
551     pseudo_bit_t        log_dmpt_sz[0x00006];  /* Log (base 2) of the number of region/windows entries in the dMPT table. */
552     pseudo_bit_t        reserved0[0x00002];
553     pseudo_bit_t        pfto[0x00005];         /* Page Fault RNR Timeout - 
554                                                  The field returned in RNR Naks generated when a page fault is detected.
555                                                  It has no effect when on-demand-paging is not used. */
556     pseudo_bit_t        reserved1[0x00013];
557 /* -------------- */
558     pseudo_bit_t        reserved2[0x00020];
559 /* -------------- */
560     pseudo_bit_t        mtt_base_addr_h[0x00020];/* MTT - Memory Translation table base physical address [63:32].
561                                                  Table must be aligned to its size.
562                                                  Address may be set to 0xFFFFFFFF if address translation and protection is not supported. */
563 /* -------------- */
564     pseudo_bit_t        mtt_base_addr_l[0x00020];/* MTT - Memory Translation table base physical address [31:0].
565                                                  Table must be aligned to its size.
566                                                  Address may be set to 0xFFFFFFFF if address translation and protection is not supported. */
567 /* -------------- */
568     pseudo_bit_t        cmpt_base_adr_h[0x00020];/* cMPT - Memory Protection Table base physical address [63:32].
569                                                  Entry size is 64 bytes.
570                                                  Table must be aligned to its size. */
571 /* -------------- */
572     pseudo_bit_t        cmpt_base_adr_l[0x00020];/* cMPT - Memory Protection Table base physical address [31:0].
573                                                  Entry size is 64 bytes.
574                                                  Table must be aligned to its size. */
575 /* -------------- */
576 }; 
577
578 /* Multicast Support Parameters   #### michal - match PRM */
579
580 struct hermonprm_multicastparam_st {    /* Little Endian */
581     pseudo_bit_t        mc_base_addr_h[0x00020];/* Base Address of the Multicast Table [63:32].
582                                                  The base address must be aligned to the entry size.
583                                                  Address may be set to 0xFFFFFFFF if multicast is not supported. */
584 /* -------------- */
585     pseudo_bit_t        mc_base_addr_l[0x00020];/* Base Address of the Multicast Table [31:0]. 
586                                                  The base address must be aligned to the entry size.
587                                                  Address may be set to 0xFFFFFFFF if multicast is not supported. */
588 /* -------------- */
589     pseudo_bit_t        reserved0[0x00040];
590 /* -------------- */
591     pseudo_bit_t        log_mc_table_entry_sz[0x00005];/* Log2 of the Size of multicast group member (MGM) entry.
592                                                  Must be greater than 5 (to allow CTRL and GID sections). 
593                                                  That implies the number of QPs per MC table entry. */
594     pseudo_bit_t        reserved1[0x0000b];
595     pseudo_bit_t        reserved2[0x00010];
596 /* -------------- */
597     pseudo_bit_t        log_mc_table_hash_sz[0x00005];/* Number of entries in multicast DGID hash table (must be power of 2)
598                                                  INIT_HCA - the required number of entries
599                                                  QUERY_HCA - the actual number of entries assigned by firmware (will be less than or equal to the amount required in INIT_HCA) */
600     pseudo_bit_t        reserved3[0x0001b];
601 /* -------------- */
602     pseudo_bit_t        log_mc_table_sz[0x00005];/* Log2 of the overall number of MC entries in the MCG table (includes both hash and auxiliary tables) */
603     pseudo_bit_t        reserved4[0x00013];
604     pseudo_bit_t        mc_hash_fn[0x00003];   /* Multicast hash function
605                                                  0 - Default hash function
606                                                  other - reserved */
607     pseudo_bit_t        reserved5[0x00005];
608 /* -------------- */
609     pseudo_bit_t        reserved6[0x00020];
610 /* -------------- */
611 }; 
612
613 /* QPC/EEC/CQC/EQC/RDB Parameters   #### michal - doesn't match PRM (field name are differs. see below) */
614
615 struct hermonprm_qpcbaseaddr_st {       /* Little Endian */
616     pseudo_bit_t        reserved0[0x00080];
617 /* -------------- */
618     pseudo_bit_t        qpc_base_addr_h[0x00020];/* QPC Base Address [63:32]
619                                                  Table must be aligned on its size */
620 /* -------------- */
621     pseudo_bit_t        log_num_of_qp[0x00005];/* Log base 2 of number of supported QPs */
622     pseudo_bit_t        qpc_base_addr_l[0x0001b];/* QPC Base Address [31:7]
623                                                  Table must be aligned on its size */
624 /* -------------- */
625     pseudo_bit_t        reserved1[0x00040];
626 /* -------------- */
627     pseudo_bit_t        reserved2[0x00040];
628 /* -------------- */
629     pseudo_bit_t        srqc_base_addr_h[0x00020];/* SRQ Context Base Address [63:32]
630                                                  Table must be aligned on its size
631                                                  Address may be set to 0xFFFFFFFF if SRQ is not supported. */
632 /* -------------- */
633     pseudo_bit_t        log_num_of_srq[0x00005];/* Log base 2 of number of supported SRQs. */
634     pseudo_bit_t        srqc_base_addr_l[0x0001b];/* SRQ Context Base Address [31:5]
635                                                  Table must be aligned on its size
636                                                  Address may be set to 0xFFFFFFFF if SRQ is not supported. */
637 /* -------------- */
638     pseudo_bit_t        cqc_base_addr_h[0x00020];/* CQC Base Address [63:32]
639                                                  Table must be aligned on its size */
640 /* -------------- */
641     pseudo_bit_t        log_num_of_cq[0x00005];/* Log base 2 of number of supported CQs. */
642     pseudo_bit_t        cqc_base_addr_l[0x0001b];/* CQC Base Address [31:6]
643                                                  Table must be aligned on its size */
644 /* -------------- */
645     pseudo_bit_t        reserved3[0x00040];
646 /* -------------- */
647     pseudo_bit_t        altc_base_addr_h[0x00020];/* AltC Base Address (altc_base_addr_h) [63:32]
648                                                  Table has same number of entries as QPC table.
649                                                  Table must be aligned to entry size. */
650 /* -------------- */
651     pseudo_bit_t        altc_base_addr_l[0x00020];/* AltC Base Address (altc_base_addr_l) [31:0]
652                                                  Table has same number of entries as QPC table.
653                                                  Table must be aligned to entry size. */
654 /* -------------- */
655     pseudo_bit_t        reserved4[0x00040];
656 /* -------------- */
657     pseudo_bit_t        auxc_base_addr_h[0x00020];
658 /* -------------- */
659     pseudo_bit_t        auxc_base_addr_l[0x00020];
660 /* -------------- */
661     pseudo_bit_t        reserved5[0x00040];
662 /* -------------- */
663     pseudo_bit_t        eqc_base_addr_h[0x00020];/* EQC Base Address [63:32]
664                                                  Address may be set to 0xFFFFFFFF if EQs are not supported.
665                                                  Table must be aligned to entry size. */
666 /* -------------- */
667     pseudo_bit_t        log_num_of_eq[0x00005];/* Log base 2 of number of supported EQs.
668                                                  Must be 6 or less in InfiniHost-III-EX. */
669     pseudo_bit_t        eqc_base_addr_l[0x0001b];/* EQC Base Address [31:6]
670                                                  Address may be set to 0xFFFFFFFF if EQs are not supported.
671                                                  Table must be aligned to entry size. */
672 /* -------------- */
673     pseudo_bit_t        reserved6[0x00040];
674 /* -------------- */
675     pseudo_bit_t        rdmardc_base_addr_h[0x00020];/* rdmardc_base_addr_h: Base address of table that holds remote read and remote atomic requests [63:32]. */
676 /* -------------- */
677     pseudo_bit_t        log_num_rd[0x00003];   /* Log (base 2) of the maximum number of RdmaRdC entries per QP. This denotes the maximum number of outstanding reads/atomics as a responder. */
678     pseudo_bit_t        reserved7[0x00002];
679     pseudo_bit_t        rdmardc_base_addr_l[0x0001b];/* rdmardc_base_addr_l: Base address of table that holds remote read and remote atomic requests [31:0]. 
680                                                  Table must be aligned to RDB entry size (32 bytes). */
681 /* -------------- */
682     pseudo_bit_t        reserved8[0x00040];
683 /* -------------- */
684 }; 
685
686 /* Header_Log_Register */
687
688 struct hermonprm_header_log_register_st {       /* Little Endian */
689     pseudo_bit_t        place_holder[0x00020];
690 /* -------------- */
691     pseudo_bit_t        reserved0[0x00060];
692 /* -------------- */
693 }; 
694
695 /* Performance Monitors */
696
697 struct hermonprm_performance_monitors_st {      /* Little Endian */
698     pseudo_bit_t        e0[0x00001];           /* Enables counting of respective performance counter */
699     pseudo_bit_t        e1[0x00001];           /* Enables counting of respective performance counter */
700     pseudo_bit_t        e2[0x00001];           /* Enables counting of respective performance counter */
701     pseudo_bit_t        reserved0[0x00001];
702     pseudo_bit_t        r0[0x00001];           /* If written to as '1 - resets respective performance counter, if written to az '0 - no change to matter */
703     pseudo_bit_t        r1[0x00001];           /* If written to as '1 - resets respective performance counter, if written to az '0 - no change to matter */
704     pseudo_bit_t        r2[0x00001];           /* If written to as '1 - resets respective performance counter, if written to az '0 - no change to matter */
705     pseudo_bit_t        reserved1[0x00001];
706     pseudo_bit_t        i0[0x00001];           /* Interrupt enable on respective counter overflow. '1 - interrupt enabled, '0 - interrupt disabled. */
707     pseudo_bit_t        i1[0x00001];           /* Interrupt enable on respective counter overflow. '1 - interrupt enabled, '0 - interrupt disabled. */
708     pseudo_bit_t        i2[0x00001];           /* Interrupt enable on respective counter overflow. '1 - interrupt enabled, '0 - interrupt disabled. */
709     pseudo_bit_t        reserved2[0x00001];
710     pseudo_bit_t        f0[0x00001];           /* Overflow flag. If set, overflow occurred on respective counter. Cleared if written to as '1 */
711     pseudo_bit_t        f1[0x00001];           /* Overflow flag. If set, overflow occurred on respective counter. Cleared if written to as '1 */
712     pseudo_bit_t        f2[0x00001];           /* Overflow flag. If set, overflow occurred on respective counter. Cleared if written to as '1 */
713     pseudo_bit_t        reserved3[0x00001];
714     pseudo_bit_t        ev_cnt1[0x00005];      /* Specifies event to be counted by Event_counter1 See XXX for events' definition. */
715     pseudo_bit_t        reserved4[0x00003];
716     pseudo_bit_t        ev_cnt2[0x00005];      /* Specifies event to be counted by Event_counter2 See XXX for events' definition. */
717     pseudo_bit_t        reserved5[0x00003];
718 /* -------------- */
719     pseudo_bit_t        clock_counter[0x00020];
720 /* -------------- */
721     pseudo_bit_t        event_counter1[0x00020];
722 /* -------------- */
723     pseudo_bit_t        event_counter2[0x00020];/* Read/write event counter, counting events specified by EvCntl and EvCnt2 fields repsectively. When the event counter reaches is maximum value of 0xFFFFFF, the next event will cause it to roll over to zero, set F1 or F2 bit respectively and generate interrupt by I1 I2 bit respectively. */
724 /* -------------- */
725 }; 
726
727 /* MLX WQE segment format */
728
729 struct hermonprm_wqe_segment_ctrl_mlx_st {      /* Little Endian */
730     pseudo_bit_t        opcode[0x00005];       /* must be 0xA = SEND */
731     pseudo_bit_t        reserved0[0x0001a];
732     pseudo_bit_t        owner[0x00001];
733 /* -------------- */
734     pseudo_bit_t        ds[0x00006];           /* Descriptor Size */
735     pseudo_bit_t        reserved1[0x0001a];
736 /* -------------- */
737     pseudo_bit_t        fl[0x00001];           /* Force LoopBack */
738     pseudo_bit_t        reserved2[0x00001];
739     pseudo_bit_t        c[0x00002];            /* Create CQE (for "requested signalling" QP) */
740     pseudo_bit_t        icrc[0x00001];         /* last dword of the packet: 0 - Calculate ICRC and put it instead of last dword. 1 - Leave last dword as is. */
741     pseudo_bit_t        reserved3[0x00003];
742     pseudo_bit_t        sl[0x00004];
743     pseudo_bit_t        max_statrate[0x00004];
744     pseudo_bit_t        slr[0x00001];          /* 0= take slid from port. 1= take slid from given headers */
745     pseudo_bit_t        v15[0x00001];          /* Send packet over VL15 */
746     pseudo_bit_t        reserved4[0x0000e];
747 /* -------------- */
748     pseudo_bit_t        reserved5[0x00010];
749     pseudo_bit_t        rlid[0x00010];         /* Destination LID (must match given headers) */
750 /* -------------- */
751 }; 
752
753 /* Send WQE segment format */
754
755 struct hermonprm_send_wqe_segment_st {  /* Little Endian */
756     struct hermonprm_wqe_segment_ctrl_send_st   wqe_segment_ctrl_send;/* Send wqe segment ctrl */
757 /* -------------- */
758     struct hermonprm_wqe_segment_rd_st  wqe_segment_rd;/* Send wqe segment rd */
759 /* -------------- */
760     struct hermonprm_wqe_segment_ud_st  wqe_segment_ud;/* Send wqe segment ud */
761 /* -------------- */
762     struct hermonprm_wqe_segment_bind_st        wqe_segment_bind;/* Send wqe segment bind */
763 /* -------------- */
764     pseudo_bit_t        reserved0[0x00180];
765 /* -------------- */
766     struct hermonprm_wqe_segment_remote_address_st      wqe_segment_remote_address;/* Send wqe segment remote address */
767 /* -------------- */
768     struct hermonprm_wqe_segment_atomic_st      wqe_segment_atomic;/* Send wqe segment atomic */
769 /* -------------- */
770     struct hermonprm_fast_registration_segment_st       fast_registration_segment;/* Fast Registration Segment */
771 /* -------------- */
772     struct hermonprm_local_invalidate_segment_st        local_invalidate_segment;/* local invalidate segment */
773 /* -------------- */
774     struct hermonprm_wqe_segment_data_ptr_st    wqe_segment_data_ptr;/* Send wqe segment data ptr */
775 /* -------------- */
776     struct hermonprm_wqe_segment_data_inline_st wqe_segment_data_inline;/* Send wqe segment data inline */
777 /* -------------- */
778     pseudo_bit_t        reserved1[0x00200];
779 /* -------------- */
780 }; 
781
782 /* QP and EE Context Entry */
783
784 struct hermonprm_queue_pair_ee_context_entry_st {       /* Little Endian */
785     pseudo_bit_t        reserved0[0x00008];
786     pseudo_bit_t        reserved1[0x00001];
787     pseudo_bit_t        reserved2[0x00002];
788     pseudo_bit_t        pm_state[0x00002];     /* Path migration state (Migrated, Armed or Rearm)
789                                                  11-Migrated
790                                                  00-Armed
791                                                  01-Rearm
792                                                  10-Reserved
793                                                  Should be set to 11 for UD QPs and for QPs which do not support APM */
794     pseudo_bit_t        reserved3[0x00003];
795     pseudo_bit_t        st[0x00004];           /* Transport Service Type: RC: 0, UC: 1, RD: 2, UD: 3, FCMND:4, FEXCH:5, SRC:6, MLX 7, Raw Eth 11 */
796     pseudo_bit_t        reserved4[0x00008];
797     pseudo_bit_t        state[0x00004];        /* QP/EE state:
798                                                  0 - RST
799                                                  1 - INIT
800                                                  2 - RTR
801                                                  3 - RTS
802                                                  4 - SQEr
803                                                  5 - SQD (Send Queue Drained)
804                                                  6 - ERR
805                                                  7 - Send Queue Draining
806                                                  8 - Reserved
807                                                  9 - Suspended
808                                                  A- F - Reserved
809                                                  (Valid for QUERY_QPEE and ERR2RST_QPEE commands only) */
810 /* -------------- */
811     pseudo_bit_t        pd[0x00018];
812     pseudo_bit_t        reserved5[0x00008];
813 /* -------------- */
814     pseudo_bit_t        reserved6[0x00004];
815     pseudo_bit_t        rlky[0x00001];         /* When set this QP can use the Reserved L_Key */
816     pseudo_bit_t        reserved7[0x00003];
817     pseudo_bit_t        log_sq_stride[0x00003];/* Stride on the send queue. WQ entry is 16*(2^log_SQ_stride) bytes.
818                                                  Stride must be equal or bigger then 64 bytes (minimum log_RQ_stride value allowed is 2). */
819     pseudo_bit_t        log_sq_size[0x00004];  /* Log2 of the Number of WQEs in the Send Queue. */
820     pseudo_bit_t        reserved8[0x00001];
821     pseudo_bit_t        log_rq_stride[0x00003];/* Stride on the receive queue. WQ entry is 16*(2^log_RQ_stride) bytes.
822                                                  Stride must be equal or bigger then 64 bytes (minimum log_RQ_stride value allowed is 2). */
823     pseudo_bit_t        log_rq_size[0x00004];  /* Log2 of the Number of WQEs in the Receive Queue. */
824     pseudo_bit_t        reserved9[0x00001];
825     pseudo_bit_t        msg_max[0x00005];      /* Max message size allowed on the QP. Maximum message size is 2^msg_Max.
826                                                  Must be equal to MTU for UD and MLX QPs. */
827     pseudo_bit_t        mtu[0x00003];          /* MTU of the QP (Must be the same for both paths: primary and alternative):
828                                                  0x1 - 256 bytes
829                                                  0x2 - 512
830                                                  0x3 - 1024
831                                                  0x4 - 2048
832                                                  other - reserved
833                                                  
834                                                  Should be configured to 0x4 for UD and MLX QPs. */
835 /* -------------- */
836     pseudo_bit_t        usr_page[0x00018];     /* UAR number to ring doorbells for this QP (aliased to doorbell and Blue Flame pages) */
837     pseudo_bit_t        reserved10[0x00008];
838 /* -------------- */
839     pseudo_bit_t        local_qpn_een[0x00018];/* Local QP/EE number Lower bits determine position of this record in QPC table, and - thus - constrained
840                                                  This field is valid for QUERY and ERR2RST commands only. */
841     pseudo_bit_t        reserved11[0x00008];
842 /* -------------- */
843     pseudo_bit_t        remote_qpn_een[0x00018];/* Remote QP/EE number */
844     pseudo_bit_t        reserved12[0x00008];
845 /* -------------- */
846     struct hermonprm_address_path_st    primary_address_path;/* Primary address path for the QP/EE */
847 /* -------------- */
848     struct hermonprm_address_path_st    alternative_address_path;/* Alternate address path for the QP/EE */
849 /* -------------- */
850     pseudo_bit_t        reserved13[0x00003];
851     pseudo_bit_t        reserved14[0x00001];
852     pseudo_bit_t        reserved15[0x00001];
853     pseudo_bit_t        cur_retry_cnt[0x00003];/* Current transport retry counter (QUERY_QPEE only).
854                                                  The current transport retry counter can vary from retry_count down to 1, where 1 means that the last retry attempt is currently executing. */
855     pseudo_bit_t        cur_rnr_retry[0x00003];/* Current RNR retry counter (QUERY_QPEE only).
856                                                  The current RNR retry counter can vary from rnr_retry to 1, where 1 means that the last retry attempt is currently executing. */
857     pseudo_bit_t        fre[0x00001];          /* Fast Registration Work Request Enabled. (Reserved for EE) */
858     pseudo_bit_t        reserved16[0x00001];
859     pseudo_bit_t        rnr_retry[0x00003];
860     pseudo_bit_t        retry_count[0x00003];  /* Transport timeout Retry count */
861     pseudo_bit_t        reserved17[0x00002];
862     pseudo_bit_t        sra_max[0x00003];      /* Maximum number of outstanding RDMA-read/Atomic operations allowed in the send queue. Maximum number is 2^SRA_Max. Must be zero in EE context. */
863     pseudo_bit_t        reserved18[0x00004];
864     pseudo_bit_t        ack_req_freq[0x00004]; /* ACK required frequency. ACK required bit will be set in every 2^AckReqFreq packets at least. Not valid for RD QP. */
865 /* -------------- */
866     pseudo_bit_t        reserved19[0x00020];
867 /* -------------- */
868     pseudo_bit_t        next_send_psn[0x00018];/* Next PSN to be sent */
869     pseudo_bit_t        reserved20[0x00008];
870 /* -------------- */
871     pseudo_bit_t        cqn_snd[0x00018];      /* CQ number completions from the send queue to be reported to. Not valid (reserved) in EE context. */
872     pseudo_bit_t        reserved21[0x00008];
873 /* -------------- */
874     pseudo_bit_t        reserved22[0x00040];
875 /* -------------- */
876     pseudo_bit_t        last_acked_psn[0x00018];/* The last acknowledged PSN for the requester (QUERY_QPEE only) */
877     pseudo_bit_t        reserved23[0x00008];
878 /* -------------- */
879     pseudo_bit_t        ssn[0x00018];          /* Requester Send Sequence Number (QUERY_QPEE only) */
880     pseudo_bit_t        reserved24[0x00008];
881 /* -------------- */
882     pseudo_bit_t        reserved25[0x00004];
883     pseudo_bit_t        ric[0x00001];          /* Invalid Credits. 
884                                                  1 - place "Invalid Credits" to ACKs sent from this queue.
885                                                  0 - ACKs report the actual number of end to end credits on the connection.
886                                                  Not valid (reserved) in EE context.
887                                                  Must be set to 1 on QPs which are attached to SRQ. */
888     pseudo_bit_t        reserved26[0x00001];
889     pseudo_bit_t        page_offset[0x00006];  /* start address of wqes in first page (11:6), bits [5:0] reserved */
890     pseudo_bit_t        reserved27[0x00001];
891     pseudo_bit_t        rae[0x00001];          /* If set - Atomic operations enabled. on receive queue. Not valid (reserved) in EE context. */
892     pseudo_bit_t        rwe[0x00001];          /* If set - RDMA - write enabled on receive queue. Not valid (reserved) in EE context. */
893     pseudo_bit_t        rre[0x00001];          /* If set - RDMA - read enabled on receive queue. Not valid (reserved) in EE context. */
894     pseudo_bit_t        reserved28[0x00005];
895     pseudo_bit_t        rra_max[0x00003];      /* Maximum number of outstanding RDMA-read/Atomic operations allowed on receive queue is 2^RRA_Max. 
896                                                  Must be 0 for EE context. */
897     pseudo_bit_t        reserved29[0x00008];
898 /* -------------- */
899     pseudo_bit_t        next_rcv_psn[0x00018]; /* Next (expected) PSN on receive */
900     pseudo_bit_t        min_rnr_nak[0x00005];  /* Minimum RNR NAK timer value (TTTTT field encoding according to the IB spec Vol1 9.7.5.2.8). 
901                                                  Not valid (reserved) in EE context. */
902     pseudo_bit_t        reserved30[0x00003];
903 /* -------------- */
904     pseudo_bit_t        srcd[0x00010];         /* Scalable Reliable Connection Domain. Valid for SRC transport service */
905     pseudo_bit_t        reserved31[0x00010];
906 /* -------------- */
907     pseudo_bit_t        cqn_rcv[0x00018];      /* CQ number completions from receive queue to be reported to. Not valid (reserved) in EE context. */
908     pseudo_bit_t        reserved32[0x00008];
909 /* -------------- */
910     pseudo_bit_t        db_record_addr_h[0x00020];/* QP DB Record physical address */
911 /* -------------- */
912     pseudo_bit_t        reserved33[0x00002];
913     pseudo_bit_t        db_record_addr_l[0x0001e];/* QP DB Record physical address */
914 /* -------------- */
915     pseudo_bit_t        q_key[0x00020];        /* Q_Key to be validated against received datagrams.
916                                                  On send datagrams, if Q_Key[31] specified in the WQE is set, then this Q_Key will be transmitted in the outgoing message.
917                                                  Not valid (reserved) in EE context. */
918 /* -------------- */
919     pseudo_bit_t        srqn[0x00018];         /* SRQN - Shared Receive Queue Number - specifies the SRQ number from which the QP dequeues receive descriptors. 
920                                                  SRQN is valid only if SRQ bit is set. Not valid (reserved) in EE context. */
921     pseudo_bit_t        srq[0x00001];          /* SRQ - Shared Receive Queue. If this bit is set, then the QP is associated with a SRQ. Not valid (reserved) in EE context. */
922     pseudo_bit_t        reserved34[0x00007];
923 /* -------------- */
924     pseudo_bit_t        rmsn[0x00018];         /* Responder current message sequence number (QUERY_QPEE only) */
925     pseudo_bit_t        reserved35[0x00008];
926 /* -------------- */
927     pseudo_bit_t        sq_wqe_counter[0x00010];/* A 16bits counter that is incremented for each WQE posted to the SQ.
928                                                  Must be 0x0 in SQ initialization.
929                                                  (QUERY_QPEE only). */
930     pseudo_bit_t        rq_wqe_counter[0x00010];/* A 16bits counter that is incremented for each WQE posted to the RQ.
931                                                  Must be 0x0 in RQ initialization.
932                                                  (QUERY_QPEE only). */
933 /* -------------- */
934     pseudo_bit_t        reserved36[0x00040];
935 /* -------------- */
936     pseudo_bit_t        rmc_parent_qpn[0x00018];/* reliable multicast parent queue number */
937     pseudo_bit_t        hs[0x00001];           /* Header Separation. If set, the byte count of the first scatter entry will be ignored. The buffer specified by the first scatter entry will contain packet headers (up to TCP). CQE will report number of bytes scattered to the first scatter entry. Intended for use on IPoverIB on UD QP or Raw Ethernet QP. */
938     pseudo_bit_t        is[0x00001];           /* when set - inline scatter is enabled for this RQ */
939     pseudo_bit_t        reserved37[0x00001];
940     pseudo_bit_t        rme[0x00002];          /* Reliable Multicast
941                                                  00 - disabled
942                                                  01 - parent QP (requester)
943                                                  10 - child QP (requester)
944                                                  11 - responder QP
945                                                  Note that Reliable Multicast is a preliminary definition which can be subject to change. */
946     pseudo_bit_t        reserved38[0x00002];
947     pseudo_bit_t        mkey_rmp[0x00001];     /* If set, MKey used to access TPT for incoming RDMA-write request is calculated by adding MKey from the packet to base_MKey field in the QPC. Can be set only for QPs that are not target for RDMA-read request. */
948 /* -------------- */
949     pseudo_bit_t        base_mkey[0x00018];    /* Base Mkey bits [31:8]. Lower 8 bits must be zero. */
950     pseudo_bit_t        num_rmc_peers[0x00008];/* Number of remote peers in Reliable Multicast group */
951 /* -------------- */
952     pseudo_bit_t        mtt_base_addr_h[0x00008];/* MTT Base Address [39:32] in ICM relative to INIT_HCA.mtt_base_addr */
953     pseudo_bit_t        reserved39[0x00010];
954     pseudo_bit_t        log2_page_size[0x00006];/* Log (base 2) of MTT page size in units of 4KByte */
955     pseudo_bit_t        reserved40[0x00002];
956 /* -------------- */
957     pseudo_bit_t        reserved41[0x00003];
958     pseudo_bit_t        mtt_base_addr_l[0x0001d];/* MTT Base Address [31:3] in ICM relative to INIT_HCA.mtt_base_addr */
959 /* -------------- */
960     pseudo_bit_t        vft_lan[0x0000c];
961     pseudo_bit_t        vft_prio[0x00003];     /* The Priority filed in the VFT header for FCP */
962     pseudo_bit_t        reserved42[0x00001];
963     pseudo_bit_t        cs_ctl[0x00009];       /* The Priority filed in the VFT header for FCP */
964     pseudo_bit_t        reserved43[0x00006];
965     pseudo_bit_t        ve[0x00001];           /* Should we add/check the VFT header */
966 /* -------------- */
967     pseudo_bit_t        exch_base[0x00010];    /* For init QP only - The base exchanges */
968     pseudo_bit_t        reserved44[0x00008];
969     pseudo_bit_t        exch_size[0x00004];    /* For CMMD QP only - The size (from base) exchanges is 2exchanges_size */
970     pseudo_bit_t        reserved45[0x00003];
971     pseudo_bit_t        fc[0x00001];           /* When set it mean that this QP is used for FIBRE CHANNEL. */
972 /* -------------- */
973     pseudo_bit_t        remote_id[0x00018];    /* Peer NX port ID */
974     pseudo_bit_t        reserved46[0x00008];
975 /* -------------- */
976     pseudo_bit_t        fcp_mtu[0x0000a];      /* In 4*Bytes units. The MTU Size */
977     pseudo_bit_t        reserved47[0x00006];
978     pseudo_bit_t        my_id_indx[0x00008];   /* Index to My NX port ID table */
979     pseudo_bit_t        vft_hop_count[0x00008];/* HopCnt value for the VFT header */
980 /* -------------- */
981     pseudo_bit_t        reserved48[0x000c0];
982 /* -------------- */
983 }; 
984
985 /*  */
986
987 struct hermonprm_mcg_qp_dw_st { /* Little Endian */
988     pseudo_bit_t        qpn[0x00018];
989     pseudo_bit_t        reserved0[0x00006];
990     pseudo_bit_t        blck_lb[0x00001];
991     pseudo_bit_t        reserved1[0x00001];
992 /* -------------- */
993 }; 
994
995 /* Clear Interrupt [63:0]              #### michal - match to PRM */
996
997 struct hermonprm_clr_int_st {   /* Little Endian */
998     pseudo_bit_t        clr_int_h[0x00020];    /* Clear Interrupt [63:32]
999                                                  Write transactions to this register will clear (de-assert) the virtual interrupt output pins of InfiniHost-III-EX. The value to be written in this register is obtained by executing QUERY_ADAPTER command on command interface after system boot. 
1000                                                  This register is write-only. Reading from this register will cause undefined result
1001                                                   */
1002 /* -------------- */
1003     pseudo_bit_t        clr_int_l[0x00020];    /* Clear Interrupt [31:0]
1004                                                  Write transactions to this register will clear (de-assert) the virtual interrupt output pins of InfiniHost-III-EX. The value to be written in this register is obtained by executing QUERY_ADAPTER command on command interface after system boot. 
1005                                                  This register is write-only. Reading from this register will cause undefined result */
1006 /* -------------- */
1007 }; 
1008
1009 /* EQ Set CI DBs Table */
1010
1011 struct hermonprm_eq_set_ci_table_st {   /* Little Endian */
1012     pseudo_bit_t        eq0_set_ci[0x00020];   /* EQ0_Set_CI */
1013 /* -------------- */
1014     pseudo_bit_t        reserved0[0x00020];
1015 /* -------------- */
1016     pseudo_bit_t        eq1_set_ci[0x00020];   /* EQ1_Set_CI */
1017 /* -------------- */
1018     pseudo_bit_t        reserved1[0x00020];
1019 /* -------------- */
1020     pseudo_bit_t        eq2_set_ci[0x00020];   /* EQ2_Set_CI */
1021 /* -------------- */
1022     pseudo_bit_t        reserved2[0x00020];
1023 /* -------------- */
1024     pseudo_bit_t        eq3_set_ci[0x00020];   /* EQ3_Set_CI */
1025 /* -------------- */
1026     pseudo_bit_t        reserved3[0x00020];
1027 /* -------------- */
1028     pseudo_bit_t        eq4_set_ci[0x00020];   /* EQ4_Set_CI */
1029 /* -------------- */
1030     pseudo_bit_t        reserved4[0x00020];
1031 /* -------------- */
1032     pseudo_bit_t        eq5_set_ci[0x00020];   /* EQ5_Set_CI */
1033 /* -------------- */
1034     pseudo_bit_t        reserved5[0x00020];
1035 /* -------------- */
1036     pseudo_bit_t        eq6_set_ci[0x00020];   /* EQ6_Set_CI */
1037 /* -------------- */
1038     pseudo_bit_t        reserved6[0x00020];
1039 /* -------------- */
1040     pseudo_bit_t        eq7_set_ci[0x00020];   /* EQ7_Set_CI */
1041 /* -------------- */
1042     pseudo_bit_t        reserved7[0x00020];
1043 /* -------------- */
1044     pseudo_bit_t        eq8_set_ci[0x00020];   /* EQ8_Set_CI */
1045 /* -------------- */
1046     pseudo_bit_t        reserved8[0x00020];
1047 /* -------------- */
1048     pseudo_bit_t        eq9_set_ci[0x00020];   /* EQ9_Set_CI */
1049 /* -------------- */
1050     pseudo_bit_t        reserved9[0x00020];
1051 /* -------------- */
1052     pseudo_bit_t        eq10_set_ci[0x00020];  /* EQ10_Set_CI */
1053 /* -------------- */
1054     pseudo_bit_t        reserved10[0x00020];
1055 /* -------------- */
1056     pseudo_bit_t        eq11_set_ci[0x00020];  /* EQ11_Set_CI */
1057 /* -------------- */
1058     pseudo_bit_t        reserved11[0x00020];
1059 /* -------------- */
1060     pseudo_bit_t        eq12_set_ci[0x00020];  /* EQ12_Set_CI */
1061 /* -------------- */
1062     pseudo_bit_t        reserved12[0x00020];
1063 /* -------------- */
1064     pseudo_bit_t        eq13_set_ci[0x00020];  /* EQ13_Set_CI */
1065 /* -------------- */
1066     pseudo_bit_t        reserved13[0x00020];
1067 /* -------------- */
1068     pseudo_bit_t        eq14_set_ci[0x00020];  /* EQ14_Set_CI */
1069 /* -------------- */
1070     pseudo_bit_t        reserved14[0x00020];
1071 /* -------------- */
1072     pseudo_bit_t        eq15_set_ci[0x00020];  /* EQ15_Set_CI */
1073 /* -------------- */
1074     pseudo_bit_t        reserved15[0x00020];
1075 /* -------------- */
1076     pseudo_bit_t        eq16_set_ci[0x00020];  /* EQ16_Set_CI */
1077 /* -------------- */
1078     pseudo_bit_t        reserved16[0x00020];
1079 /* -------------- */
1080     pseudo_bit_t        eq17_set_ci[0x00020];  /* EQ17_Set_CI */
1081 /* -------------- */
1082     pseudo_bit_t        reserved17[0x00020];
1083 /* -------------- */
1084     pseudo_bit_t        eq18_set_ci[0x00020];  /* EQ18_Set_CI */
1085 /* -------------- */
1086     pseudo_bit_t        reserved18[0x00020];
1087 /* -------------- */
1088     pseudo_bit_t        eq19_set_ci[0x00020];  /* EQ19_Set_CI */
1089 /* -------------- */
1090     pseudo_bit_t        reserved19[0x00020];
1091 /* -------------- */
1092     pseudo_bit_t        eq20_set_ci[0x00020];  /* EQ20_Set_CI */
1093 /* -------------- */
1094     pseudo_bit_t        reserved20[0x00020];
1095 /* -------------- */
1096     pseudo_bit_t        eq21_set_ci[0x00020];  /* EQ21_Set_CI */
1097 /* -------------- */
1098     pseudo_bit_t        reserved21[0x00020];
1099 /* -------------- */
1100     pseudo_bit_t        eq22_set_ci[0x00020];  /* EQ22_Set_CI */
1101 /* -------------- */
1102     pseudo_bit_t        reserved22[0x00020];
1103 /* -------------- */
1104     pseudo_bit_t        eq23_set_ci[0x00020];  /* EQ23_Set_CI */
1105 /* -------------- */
1106     pseudo_bit_t        reserved23[0x00020];
1107 /* -------------- */
1108     pseudo_bit_t        eq24_set_ci[0x00020];  /* EQ24_Set_CI */
1109 /* -------------- */
1110     pseudo_bit_t        reserved24[0x00020];
1111 /* -------------- */
1112     pseudo_bit_t        eq25_set_ci[0x00020];  /* EQ25_Set_CI */
1113 /* -------------- */
1114     pseudo_bit_t        reserved25[0x00020];
1115 /* -------------- */
1116     pseudo_bit_t        eq26_set_ci[0x00020];  /* EQ26_Set_CI */
1117 /* -------------- */
1118     pseudo_bit_t        reserved26[0x00020];
1119 /* -------------- */
1120     pseudo_bit_t        eq27_set_ci[0x00020];  /* EQ27_Set_CI */
1121 /* -------------- */
1122     pseudo_bit_t        reserved27[0x00020];
1123 /* -------------- */
1124     pseudo_bit_t        eq28_set_ci[0x00020];  /* EQ28_Set_CI */
1125 /* -------------- */
1126     pseudo_bit_t        reserved28[0x00020];
1127 /* -------------- */
1128     pseudo_bit_t        eq29_set_ci[0x00020];  /* EQ29_Set_CI */
1129 /* -------------- */
1130     pseudo_bit_t        reserved29[0x00020];
1131 /* -------------- */
1132     pseudo_bit_t        eq30_set_ci[0x00020];  /* EQ30_Set_CI */
1133 /* -------------- */
1134     pseudo_bit_t        reserved30[0x00020];
1135 /* -------------- */
1136     pseudo_bit_t        eq31_set_ci[0x00020];  /* EQ31_Set_CI */
1137 /* -------------- */
1138     pseudo_bit_t        reserved31[0x00020];
1139 /* -------------- */
1140     pseudo_bit_t        eq32_set_ci[0x00020];  /* EQ32_Set_CI */
1141 /* -------------- */
1142     pseudo_bit_t        reserved32[0x00020];
1143 /* -------------- */
1144     pseudo_bit_t        eq33_set_ci[0x00020];  /* EQ33_Set_CI */
1145 /* -------------- */
1146     pseudo_bit_t        reserved33[0x00020];
1147 /* -------------- */
1148     pseudo_bit_t        eq34_set_ci[0x00020];  /* EQ34_Set_CI */
1149 /* -------------- */
1150     pseudo_bit_t        reserved34[0x00020];
1151 /* -------------- */
1152     pseudo_bit_t        eq35_set_ci[0x00020];  /* EQ35_Set_CI */
1153 /* -------------- */
1154     pseudo_bit_t        reserved35[0x00020];
1155 /* -------------- */
1156     pseudo_bit_t        eq36_set_ci[0x00020];  /* EQ36_Set_CI */
1157 /* -------------- */
1158     pseudo_bit_t        reserved36[0x00020];
1159 /* -------------- */
1160     pseudo_bit_t        eq37_set_ci[0x00020];  /* EQ37_Set_CI */
1161 /* -------------- */
1162     pseudo_bit_t        reserved37[0x00020];
1163 /* -------------- */
1164     pseudo_bit_t        eq38_set_ci[0x00020];  /* EQ38_Set_CI */
1165 /* -------------- */
1166     pseudo_bit_t        reserved38[0x00020];
1167 /* -------------- */
1168     pseudo_bit_t        eq39_set_ci[0x00020];  /* EQ39_Set_CI */
1169 /* -------------- */
1170     pseudo_bit_t        reserved39[0x00020];
1171 /* -------------- */
1172     pseudo_bit_t        eq40_set_ci[0x00020];  /* EQ40_Set_CI */
1173 /* -------------- */
1174     pseudo_bit_t        reserved40[0x00020];
1175 /* -------------- */
1176     pseudo_bit_t        eq41_set_ci[0x00020];  /* EQ41_Set_CI */
1177 /* -------------- */
1178     pseudo_bit_t        reserved41[0x00020];
1179 /* -------------- */
1180     pseudo_bit_t        eq42_set_ci[0x00020];  /* EQ42_Set_CI */
1181 /* -------------- */
1182     pseudo_bit_t        reserved42[0x00020];
1183 /* -------------- */
1184     pseudo_bit_t        eq43_set_ci[0x00020];  /* EQ43_Set_CI */
1185 /* -------------- */
1186     pseudo_bit_t        reserved43[0x00020];
1187 /* -------------- */
1188     pseudo_bit_t        eq44_set_ci[0x00020];  /* EQ44_Set_CI */
1189 /* -------------- */
1190     pseudo_bit_t        reserved44[0x00020];
1191 /* -------------- */
1192     pseudo_bit_t        eq45_set_ci[0x00020];  /* EQ45_Set_CI */
1193 /* -------------- */
1194     pseudo_bit_t        reserved45[0x00020];
1195 /* -------------- */
1196     pseudo_bit_t        eq46_set_ci[0x00020];  /* EQ46_Set_CI */
1197 /* -------------- */
1198     pseudo_bit_t        reserved46[0x00020];
1199 /* -------------- */
1200     pseudo_bit_t        eq47_set_ci[0x00020];  /* EQ47_Set_CI */
1201 /* -------------- */
1202     pseudo_bit_t        reserved47[0x00020];
1203 /* -------------- */
1204     pseudo_bit_t        eq48_set_ci[0x00020];  /* EQ48_Set_CI */
1205 /* -------------- */
1206     pseudo_bit_t        reserved48[0x00020];
1207 /* -------------- */
1208     pseudo_bit_t        eq49_set_ci[0x00020];  /* EQ49_Set_CI */
1209 /* -------------- */
1210     pseudo_bit_t        reserved49[0x00020];
1211 /* -------------- */
1212     pseudo_bit_t        eq50_set_ci[0x00020];  /* EQ50_Set_CI */
1213 /* -------------- */
1214     pseudo_bit_t        reserved50[0x00020];
1215 /* -------------- */
1216     pseudo_bit_t        eq51_set_ci[0x00020];  /* EQ51_Set_CI */
1217 /* -------------- */
1218     pseudo_bit_t        reserved51[0x00020];
1219 /* -------------- */
1220     pseudo_bit_t        eq52_set_ci[0x00020];  /* EQ52_Set_CI */
1221 /* -------------- */
1222     pseudo_bit_t        reserved52[0x00020];
1223 /* -------------- */
1224     pseudo_bit_t        eq53_set_ci[0x00020];  /* EQ53_Set_CI */
1225 /* -------------- */
1226     pseudo_bit_t        reserved53[0x00020];
1227 /* -------------- */
1228     pseudo_bit_t        eq54_set_ci[0x00020];  /* EQ54_Set_CI */
1229 /* -------------- */
1230     pseudo_bit_t        reserved54[0x00020];
1231 /* -------------- */
1232     pseudo_bit_t        eq55_set_ci[0x00020];  /* EQ55_Set_CI */
1233 /* -------------- */
1234     pseudo_bit_t        reserved55[0x00020];
1235 /* -------------- */
1236     pseudo_bit_t        eq56_set_ci[0x00020];  /* EQ56_Set_CI */
1237 /* -------------- */
1238     pseudo_bit_t        reserved56[0x00020];
1239 /* -------------- */
1240     pseudo_bit_t        eq57_set_ci[0x00020];  /* EQ57_Set_CI */
1241 /* -------------- */
1242     pseudo_bit_t        reserved57[0x00020];
1243 /* -------------- */
1244     pseudo_bit_t        eq58_set_ci[0x00020];  /* EQ58_Set_CI */
1245 /* -------------- */
1246     pseudo_bit_t        reserved58[0x00020];
1247 /* -------------- */
1248     pseudo_bit_t        eq59_set_ci[0x00020];  /* EQ59_Set_CI */
1249 /* -------------- */
1250     pseudo_bit_t        reserved59[0x00020];
1251 /* -------------- */
1252     pseudo_bit_t        eq60_set_ci[0x00020];  /* EQ60_Set_CI */
1253 /* -------------- */
1254     pseudo_bit_t        reserved60[0x00020];
1255 /* -------------- */
1256     pseudo_bit_t        eq61_set_ci[0x00020];  /* EQ61_Set_CI */
1257 /* -------------- */
1258     pseudo_bit_t        reserved61[0x00020];
1259 /* -------------- */
1260     pseudo_bit_t        eq62_set_ci[0x00020];  /* EQ62_Set_CI */
1261 /* -------------- */
1262     pseudo_bit_t        reserved62[0x00020];
1263 /* -------------- */
1264     pseudo_bit_t        eq63_set_ci[0x00020];  /* EQ63_Set_CI */
1265 /* -------------- */
1266     pseudo_bit_t        reserved63[0x00020];
1267 /* -------------- */
1268 }; 
1269
1270 /* InfiniHost-III-EX Configuration Registers     #### michal - match to PRM */
1271
1272 struct hermonprm_configuration_registers_st {   /* Little Endian */
1273     pseudo_bit_t        reserved0[0x403400];
1274 /* -------------- */
1275     struct hermonprm_hca_command_register_st    hca_command_interface_register;/* HCA Command Register */
1276 /* -------------- */
1277     pseudo_bit_t        reserved1[0x3fcb20];
1278 /* -------------- */
1279 }; 
1280
1281 /* QP_DB_Record         ### michal = gdror fixed */
1282
1283 struct hermonprm_qp_db_record_st {      /* Little Endian */
1284     pseudo_bit_t        receive_wqe_counter[0x00010];/* Modulo-64K counter of WQEs posted to the QP since its creation. Should be initialized to zero. */
1285     pseudo_bit_t        reserved0[0x00010];
1286 /* -------------- */
1287 }; 
1288
1289 /* CQ_ARM_DB_Record */
1290
1291 struct hermonprm_cq_arm_db_record_st {  /* Little Endian */
1292     pseudo_bit_t        counter[0x00020];      /* CQ counter for the arming request */
1293 /* -------------- */
1294     pseudo_bit_t        cmd[0x00003];          /* 0x0 - No command
1295                                                  0x1 - Request notification for next Solicited completion event. Counter filed specifies the current CQ Consumer Counter.
1296                                                  0x2 - Request notification for next Solicited or Unsolicited completion event. Counter filed specifies the current CQ Consumer counter.
1297                                                  0x3 - Request notification for multiple completions (Arm-N). Counter filed specifies the value of the CQ Index that when reached by HW (i.e. HW generates a CQE into this Index) Event will be generated
1298                                                  Other - Reserved */
1299     pseudo_bit_t        cmd_sn[0x00002];       /* Command Sequence Number - See Table 35, "CQ Doorbell Layout" for definition of this filed */
1300     pseudo_bit_t        res[0x00003];          /* Must be 0x2 */
1301     pseudo_bit_t        cq_number[0x00018];    /* CQ number */
1302 /* -------------- */
1303 }; 
1304
1305 /* CQ_CI_DB_Record */
1306
1307 struct hermonprm_cq_ci_db_record_st {   /* Little Endian */
1308     pseudo_bit_t        counter[0x00020];      /* CQ counter */
1309 /* -------------- */
1310     pseudo_bit_t        reserved0[0x00005];
1311     pseudo_bit_t        res[0x00003];          /* Must be 0x1 */
1312     pseudo_bit_t        cq_number[0x00018];    /* CQ number */
1313 /* -------------- */
1314 }; 
1315
1316 /* Virtual_Physical_Mapping */
1317
1318 struct hermonprm_virtual_physical_mapping_st {  /* Little Endian */
1319     pseudo_bit_t        va_h[0x00020];         /* Virtual Address[63:32]. Valid only for MAP_ICM command. */
1320 /* -------------- */
1321     pseudo_bit_t        reserved0[0x0000c];
1322     pseudo_bit_t        va_l[0x00014];         /* Virtual Address[31:12]. Valid only for MAP_ICM command. */
1323 /* -------------- */
1324     pseudo_bit_t        pa_h[0x00020];         /* Physical Address[63:32] */
1325 /* -------------- */
1326     pseudo_bit_t        log2size[0x00006];     /* Log2 of the size in 4KB pages of the physical and virtual contiguous memory that starts at PA_L/H and VA_L/H */
1327     pseudo_bit_t        reserved1[0x00006];
1328     pseudo_bit_t        pa_l[0x00014];         /* Physical Address[31:12] */
1329 /* -------------- */
1330 }; 
1331
1332 /* MOD_STAT_CFG            #### michal - gdror fix */
1333
1334 struct hermonprm_mod_stat_cfg_st {      /* Little Endian */
1335     pseudo_bit_t        reserved0[0x00010];
1336     pseudo_bit_t        rx_options[0x00004];   /* number of RX options to sweep when doing SerDes parameters AutoNegotiation. */
1337     pseudo_bit_t        reserved1[0x00003];
1338     pseudo_bit_t        rx_options_m[0x00001]; /* Modify rx_options */
1339     pseudo_bit_t        tx_options[0x00004];   /* number of TX options to sweep when doing SerDes parameters AutoNegotiation. */
1340     pseudo_bit_t        reserved2[0x00003];
1341     pseudo_bit_t        tx_options_m[0x00001]; /* Modify tx_options */
1342 /* -------------- */
1343     pseudo_bit_t        reserved3[0x00020];
1344 /* -------------- */
1345     pseudo_bit_t        pre_amp[0x00004];      /* Pre Amplitude */
1346     pseudo_bit_t        pre_emp_pre_amp[0x00004];
1347     pseudo_bit_t        pre_emp_out[0x00004];  /* Pre Emphasis Out */
1348     pseudo_bit_t        voltage[0x00004];
1349     pseudo_bit_t        equ[0x00004];          /* Equalization */
1350     pseudo_bit_t        reserved4[0x0000b];
1351     pseudo_bit_t        serdes_m[0x00001];     /* Modify serdes parameters */
1352 /* -------------- */
1353     pseudo_bit_t        lid[0x00010];          /* default LID */
1354     pseudo_bit_t        lid_m[0x00001];        /* Modify default LID */
1355     pseudo_bit_t        reserved5[0x00003];
1356     pseudo_bit_t        port_en[0x00001];      /* enable port (E_Key) */
1357     pseudo_bit_t        port_en_m[0x00001];    /* Modify  port_en */
1358     pseudo_bit_t        reserved6[0x0000a];
1359 /* -------------- */
1360     pseudo_bit_t        reserved7[0x0001f];
1361     pseudo_bit_t        guid_hi_m[0x00001];    /* Modify guid_hi */
1362 /* -------------- */
1363     pseudo_bit_t        guid_hi[0x00020];
1364 /* -------------- */
1365     pseudo_bit_t        reserved8[0x0001f];
1366     pseudo_bit_t        guid_lo_m[0x00001];    /* Modify guid_lo */
1367 /* -------------- */
1368     pseudo_bit_t        guid_lo[0x00020];
1369 /* -------------- */
1370     pseudo_bit_t        reserved9[0x0001f];
1371     pseudo_bit_t        nodeguid_hi_m[0x00001];
1372 /* -------------- */
1373     pseudo_bit_t        nodeguid_hi[0x00020];
1374 /* -------------- */
1375     pseudo_bit_t        reserved10[0x0001f];
1376     pseudo_bit_t        nodeguid_lo_m[0x00001];
1377 /* -------------- */
1378     pseudo_bit_t        nodeguid_lo[0x00020];
1379 /* -------------- */
1380     pseudo_bit_t        reserved11[0x00680];
1381 /* -------------- */
1382 }; 
1383
1384 /* SRQ Context */
1385
1386 struct hermonprm_srq_context_st {       /* Little Endian */
1387     pseudo_bit_t        srqn[0x00018];         /* SRQ number */
1388     pseudo_bit_t        log_srq_size[0x00004]; /* Log2 of the Number of WQEs in the Receive Queue.
1389                                                  Maximum value is 0x10, i.e. 16M WQEs. */
1390     pseudo_bit_t        state[0x00004];        /* SRQ State:
1391                                                  1111 - SW Ownership
1392                                                  0000 - HW Ownership
1393                                                  0001 - Error
1394                                                  Valid only on QUERY_SRQ and HW2SW_SRQ commands. */
1395 /* -------------- */
1396     pseudo_bit_t        src_domain[0x00010];   /* The Scalable RC Domain. Messages coming to receive ports specifying this SRQ as receive queue will be served only if SRC_Domain of the SRQ matches SRC_Domain of the transport QP of this message. */
1397     pseudo_bit_t        reserved0[0x00008];
1398     pseudo_bit_t        log_srq_stride[0x00003];/* Stride (max WQE size) on the receive queue. WQ entry is 16*(2^log_RQ_stride) bytes. */
1399     pseudo_bit_t        reserved1[0x00005];
1400 /* -------------- */
1401     pseudo_bit_t        cqn[0x00018];          /* Completion Queue to report SRC messages directed to this SRQ. */
1402     pseudo_bit_t        page_offset[0x00006];  /* The offset of the first WQE from the beginning of 4Kbyte page (Figure 52,\93Work Queue Buffer Structure\94) */
1403     pseudo_bit_t        reserved2[0x00002];
1404 /* -------------- */
1405     pseudo_bit_t        reserved3[0x00020];
1406 /* -------------- */
1407     pseudo_bit_t        mtt_base_addr_h[0x00008];/* MTT Base Address [39:32] in ICM relative to INIT_HCA.mtt_base_addr */
1408     pseudo_bit_t        reserved4[0x00010];
1409     pseudo_bit_t        log2_page_size[0x00006];/* Log (base 2) of MTT page size in units of 4KByte */
1410     pseudo_bit_t        reserved5[0x00002];
1411 /* -------------- */
1412     pseudo_bit_t        reserved6[0x00003];
1413     pseudo_bit_t        mtt_base_addr_l[0x0001d];/* MTT Base Address [31:3] in ICM relative to INIT_HCA.mtt_base_addr */
1414 /* -------------- */
1415     pseudo_bit_t        pd[0x00018];           /* SRQ protection domain */
1416     pseudo_bit_t        reserved7[0x00008];
1417 /* -------------- */
1418     pseudo_bit_t        wqe_cnt[0x00010];      /* WQE count on the SRQ. Valid only upon QUERY_SRQ and HW2SW_SRQ commands. */
1419     pseudo_bit_t        lwm[0x00010];          /* Limit Water Mark - if the LWM is not zero, and the wqe_cnt drops below LWM when a WQE is dequeued from the SRQ, then an SRQ limit event is fired and the LWM is set to zero. Valid only upon QUERY_SRQ and HW2SW_SRQ commands. */
1420 /* -------------- */
1421     pseudo_bit_t        srq_wqe_counter[0x00010];/* A 16-bit counter incremented for each WQE posted to the SRQ. Must be 0x0 in SRQ initialization. Valid only upon the QUERY_SRQ command. */
1422     pseudo_bit_t        reserved8[0x00010];
1423 /* -------------- */
1424     pseudo_bit_t        reserved9[0x00020];
1425 /* -------------- */
1426     pseudo_bit_t        db_record_addr_h[0x00020];/* SRQ DB Record physical address [63:32] */
1427 /* -------------- */
1428     pseudo_bit_t        reserved10[0x00002];
1429     pseudo_bit_t        db_record_addr_l[0x0001e];/* SRQ DB Record physical address [31:2] */
1430 /* -------------- */
1431 }; 
1432
1433 /* PBL */
1434
1435 struct hermonprm_pbl_st {       /* Little Endian */
1436     pseudo_bit_t        mtt_0_h[0x00020];      /* First MTT[63:32] */
1437 /* -------------- */
1438     pseudo_bit_t        mtt_0_l[0x00020];      /* First MTT[31:0] */
1439 /* -------------- */
1440     pseudo_bit_t        mtt_1_h[0x00020];      /* Second MTT[63:32] */
1441 /* -------------- */
1442     pseudo_bit_t        mtt_1_l[0x00020];      /* Second MTT[31:0] */
1443 /* -------------- */
1444     pseudo_bit_t        mtt_2_h[0x00020];      /* Third MTT[63:32] */
1445 /* -------------- */
1446     pseudo_bit_t        mtt_2_l[0x00020];      /* Third MTT[31:0] */
1447 /* -------------- */
1448     pseudo_bit_t        mtt_3_h[0x00020];      /* Fourth MTT[63:32] */
1449 /* -------------- */
1450     pseudo_bit_t        mtt_3_l[0x00020];      /* Fourth MTT[31:0] */
1451 /* -------------- */
1452 }; 
1453
1454 /* Performance Counters   #### michal - gdror fixed */
1455
1456 struct hermonprm_performance_counters_st {      /* Little Endian */
1457     pseudo_bit_t        reserved0[0x00080];
1458 /* -------------- */
1459     pseudo_bit_t        reserved1[0x00080];
1460 /* -------------- */
1461     pseudo_bit_t        reserved2[0x00080];
1462 /* -------------- */
1463     pseudo_bit_t        reserved3[0x00060];
1464 /* -------------- */
1465     pseudo_bit_t        reserved4[0x00620];
1466 /* -------------- */
1467 }; 
1468
1469 /* Transport and CI Error Counters */
1470
1471 struct hermonprm_transport_and_ci_error_counters_st {   /* Little Endian */
1472     pseudo_bit_t        rq_num_lle[0x00020];   /* Responder - number of local length errors */
1473 /* -------------- */
1474     pseudo_bit_t        sq_num_lle[0x00020];   /* Requester - number of local length errors */
1475 /* -------------- */
1476     pseudo_bit_t        rq_num_lqpoe[0x00020]; /* Responder - number local QP operation error */
1477 /* -------------- */
1478     pseudo_bit_t        sq_num_lqpoe[0x00020]; /* Requester - number local QP operation error */
1479 /* -------------- */
1480     pseudo_bit_t        rq_num_leeoe[0x00020]; /* Responder - number local EE operation error */
1481 /* -------------- */
1482     pseudo_bit_t        sq_num_leeoe[0x00020]; /* Requester - number local EE operation error */
1483 /* -------------- */
1484     pseudo_bit_t        rq_num_lpe[0x00020];   /* Responder - number of local protection errors */
1485 /* -------------- */
1486     pseudo_bit_t        sq_num_lpe[0x00020];   /* Requester - number of local protection errors */
1487 /* -------------- */
1488     pseudo_bit_t        rq_num_wrfe[0x00020];  /* Responder - number of CQEs with error. 
1489                                                  Incremented each time a CQE with error is generated */
1490 /* -------------- */
1491     pseudo_bit_t        sq_num_wrfe[0x00020];  /* Requester - number of CQEs with error. 
1492                                                  Incremented each time a CQE with error is generated */
1493 /* -------------- */
1494     pseudo_bit_t        reserved0[0x00020];
1495 /* -------------- */
1496     pseudo_bit_t        sq_num_mwbe[0x00020];  /* Requester - number of memory window bind errors */
1497 /* -------------- */
1498     pseudo_bit_t        reserved1[0x00020];
1499 /* -------------- */
1500     pseudo_bit_t        sq_num_bre[0x00020];   /* Requester - number of bad response errors */
1501 /* -------------- */
1502     pseudo_bit_t        rq_num_lae[0x00020];   /* Responder - number of local access errors */
1503 /* -------------- */
1504     pseudo_bit_t        reserved2[0x00040];
1505 /* -------------- */
1506     pseudo_bit_t        sq_num_rire[0x00020];  /* Requester - number of remote invalid request errors
1507                                                  NAK-Invalid Request on:
1508                                                  1. Unsupported OpCode: Responder detected an unsupported OpCode.
1509                                                  2. Unexpected OpCode: Responder detected an error in the sequence of OpCodes, such
1510                                                  as a missing "Last" packet.
1511                                                  Note: there is no PSN error, thus this does not indicate a dropped packet. */
1512 /* -------------- */
1513     pseudo_bit_t        rq_num_rire[0x00020];  /* Responder - number of remote invalid request errors.
1514                                                  NAK may or may not be sent.
1515                                                  1. QP Async Affiliated Error: Unsupported or Reserved OpCode (RC,RD only):
1516                                                  Inbound request OpCode was either reserved, or was for a function not supported by this
1517                                                  QP. (E.g. RDMA or ATOMIC on QP not set up for this).
1518                                                  2. Misaligned ATOMIC: VA does not point to an aligned address on an atomic opera-tion.
1519                                                  3. Too many RDMA READ or ATOMIC Requests: There were more requests received
1520                                                  and not ACKed than allowed for the connection.
1521                                                  4. Out of Sequence OpCode, current packet is "First" or "Only": The Responder
1522                                                  detected an error in the sequence of OpCodes; a missing "Last" packet
1523                                                  5. Out of Sequence OpCode, current packet is not "First" or "Only": The Responder
1524                                                  detected an error in the sequence of OpCodes; a missing "First" packet
1525                                                  6. Local Length Error: Inbound "Send" request message exceeded the responder.s avail-able
1526                                                  buffer space.
1527                                                  7. Length error: RDMA WRITE request message contained too much or too little pay-load
1528                                                  data compared to the DMA length advertised in the first or only packet.
1529                                                  8. Length error: Payload length was not consistent with the opcode:
1530                                                  a: 0 byte <= "only" <= PMTU bytes
1531                                                  b: ("first" or "middle") == PMTU bytes
1532                                                  c: 1byte <= "last" <= PMTU bytes
1533                                                  9. Length error: Inbound message exceeded the size supported by the CA port. */
1534 /* -------------- */
1535     pseudo_bit_t        sq_num_rae[0x00020];   /* Requester - number of remote access errors.
1536                                                  NAK-Remote Access Error on:
1537                                                  R_Key Violation: Responder detected an invalid R_Key while executing an RDMA
1538                                                  Request. */
1539 /* -------------- */
1540     pseudo_bit_t        rq_num_rae[0x00020];   /* Responder - number of remote access errors.
1541                                                  R_Key Violation Responder detected an R_Key violation while executing an RDMA
1542                                                  request.
1543                                                  NAK may or may not be sent. */
1544 /* -------------- */
1545     pseudo_bit_t        sq_num_roe[0x00020];   /* Requester - number of remote operation errors.
1546                                                  NAK-Remote Operation Error on:
1547                                                  Remote Operation Error: Responder encountered an error, (local to the responder),
1548                                                  which prevented it from completing the request. */
1549 /* -------------- */
1550     pseudo_bit_t        rq_num_roe[0x00020];   /* Responder - number of remote operation errors.
1551                                                  NAK-Remote Operation Error on:
1552                                                  1. Malformed WQE: Responder detected a malformed Receive Queue WQE while pro-cessing
1553                                                  the packet.
1554                                                  2. Remote Operation Error: Responder encountered an error, (local to the responder),
1555                                                  which prevented it from completing the request. */
1556 /* -------------- */
1557     pseudo_bit_t        sq_num_tree[0x00020];  /* Requester - number of transport retries exceeded errors */
1558 /* -------------- */
1559     pseudo_bit_t        reserved3[0x00020];
1560 /* -------------- */
1561     pseudo_bit_t        sq_num_rree[0x00020];  /* Requester - number of RNR nak retries exceeded errors */
1562 /* -------------- */
1563     pseudo_bit_t        rq_num_rnr[0x00020];   /* Responder - the number of RNR Naks sent */
1564 /* -------------- */
1565     pseudo_bit_t        sq_num_rnr[0x00020];   /* Requester - the number of RNR Naks received */
1566 /* -------------- */
1567     pseudo_bit_t        reserved4[0x00040];
1568 /* -------------- */
1569     pseudo_bit_t        reserved5[0x00020];
1570 /* -------------- */
1571     pseudo_bit_t        sq_num_rabrte[0x00020];/* Requester - number of remote aborted errors */
1572 /* -------------- */
1573     pseudo_bit_t        reserved6[0x00020];
1574 /* -------------- */
1575     pseudo_bit_t        sq_num_ieecne[0x00020];/* Requester - number of invalid EE context number errors */
1576 /* -------------- */
1577     pseudo_bit_t        reserved7[0x00020];
1578 /* -------------- */
1579     pseudo_bit_t        sq_num_ieecse[0x00020];/* Requester - invalid EE context state errors */
1580 /* -------------- */
1581     pseudo_bit_t        reserved8[0x00380];
1582 /* -------------- */
1583     pseudo_bit_t        rq_num_oos[0x00020];   /* Responder - number of out of sequence requests received */
1584 /* -------------- */
1585     pseudo_bit_t        sq_num_oos[0x00020];   /* Requester - number of out of sequence Naks received */
1586 /* -------------- */
1587     pseudo_bit_t        rq_num_mce[0x00020];   /* Responder - number of bad multicast packets received */
1588 /* -------------- */
1589     pseudo_bit_t        reserved9[0x00020];
1590 /* -------------- */
1591     pseudo_bit_t        rq_num_rsync[0x00020]; /* Responder - number of RESYNC operations */
1592 /* -------------- */
1593     pseudo_bit_t        sq_num_rsync[0x00020]; /* Requester - number of RESYNC operations */
1594 /* -------------- */
1595     pseudo_bit_t        rq_num_udsdprd[0x00020];/* The number of UD packets silently discarded on the receive queue due to lack of receive descriptor. */
1596 /* -------------- */
1597     pseudo_bit_t        reserved10[0x00020];
1598 /* -------------- */
1599     pseudo_bit_t        rq_num_ucsdprd[0x00020];/* The number of UC packets silently discarded on the receive queue due to lack of receive descriptor. */
1600 /* -------------- */
1601     pseudo_bit_t        reserved11[0x003e0];
1602 /* -------------- */
1603     pseudo_bit_t        num_cqovf[0x00020];    /* Number of CQ overflows */
1604 /* -------------- */
1605     pseudo_bit_t        num_eqovf[0x00020];    /* Number of EQ overflows */
1606 /* -------------- */
1607     pseudo_bit_t        num_baddb[0x00020];    /* Number of bad doorbells */
1608 /* -------------- */
1609     pseudo_bit_t        reserved12[0x002a0];
1610 /* -------------- */
1611 }; 
1612
1613 /* Event_data Field - HCR Completion Event   #### michal - match PRM */
1614
1615 struct hermonprm_hcr_completion_event_st {      /* Little Endian */
1616     pseudo_bit_t        token[0x00010];        /* HCR Token */
1617     pseudo_bit_t        reserved0[0x00010];
1618 /* -------------- */
1619     pseudo_bit_t        reserved1[0x00020];
1620 /* -------------- */
1621     pseudo_bit_t        status[0x00008];       /* HCR Status */
1622     pseudo_bit_t        reserved2[0x00018];
1623 /* -------------- */
1624     pseudo_bit_t        out_param_h[0x00020];  /* HCR Output Parameter [63:32] */
1625 /* -------------- */
1626     pseudo_bit_t        out_param_l[0x00020];  /* HCR Output Parameter [31:0] */
1627 /* -------------- */
1628     pseudo_bit_t        reserved3[0x00020];
1629 /* -------------- */
1630 }; 
1631
1632 /* Completion with Error CQE             #### michal - gdror fixed */
1633
1634 struct hermonprm_completion_with_error_st {     /* Little Endian */
1635     pseudo_bit_t        qpn[0x00018];          /* Indicates the QP for which completion is being reported */
1636     pseudo_bit_t        reserved0[0x00008];
1637 /* -------------- */
1638     pseudo_bit_t        reserved1[0x000a0];
1639 /* -------------- */
1640     pseudo_bit_t        syndrome[0x00008];     /* Completion with error syndrome:
1641                                                          0x01 - Local Length Error
1642                                                          0x02 - Local QP Operation Error
1643                                                          0x03 - Local EE Context Operation Error
1644                                                          0x04 - Local Protection Error
1645                                                          0x05 - Work Request Flushed Error 
1646                                                          0x06 - Memory Window Bind Error
1647                                                          0x10 - Bad Response Error
1648                                                          0x11 - Local Access Error
1649                                                          0x12 - Remote Invalid Request Error
1650                                                          0x13 - Remote Access Error
1651                                                          0x14 - Remote Operation Error
1652                                                          0x15 - Transport Retry Counter Exceeded
1653                                                          0x16 - RNR Retry Counter Exceeded
1654                                                          0x20 - Local RDD Violation Error
1655                                                          0x21 - Remote Invalid RD Request
1656                                                          0x22 - Remote Aborted Error
1657                                                          0x23 - Invalid EE Context Number
1658                                                          0x24 - Invalid EE Context State
1659                                                          other - Reserved
1660                                                  Syndrome is defined according to the IB specification volume 1. For detailed explanation of the syndromes, refer to chapters 10-11 of the IB specification rev 1.1. */
1661     pseudo_bit_t        vendor_error_syndrome[0x00008];
1662     pseudo_bit_t        wqe_counter[0x00010];
1663 /* -------------- */
1664     pseudo_bit_t        opcode[0x00005];       /* The opcode of WQE completion is reported for.
1665                                                  
1666                                                  The following values are reported in case of completion with error:
1667                                                  0xFE - For completion with error on Receive Queues
1668                                                  0xFF - For completion with error on Send Queues */
1669     pseudo_bit_t        reserved2[0x00001];
1670     pseudo_bit_t        s_r[0x00001];          /* send 1 / receive 0 */
1671     pseudo_bit_t        owner[0x00001];        /* HW Flips this bit for every CQ warp around. Initialized to Zero. */
1672     pseudo_bit_t        reserved3[0x00018];
1673 /* -------------- */
1674 }; 
1675
1676 /* Resize CQ Input Mailbox */
1677
1678 struct hermonprm_resize_cq_st { /* Little Endian */
1679     pseudo_bit_t        reserved0[0x00040];
1680 /* -------------- */
1681     pseudo_bit_t        reserved1[0x00006];
1682     pseudo_bit_t        page_offset[0x00006];
1683     pseudo_bit_t        reserved2[0x00014];
1684 /* -------------- */
1685     pseudo_bit_t        reserved3[0x00018];
1686     pseudo_bit_t        log_cq_size[0x00005];  /* Log (base 2) of the CQ size (in entries) */
1687     pseudo_bit_t        reserved4[0x00003];
1688 /* -------------- */
1689     pseudo_bit_t        reserved5[0x00020];
1690 /* -------------- */
1691     pseudo_bit_t        mtt_base_addr_h[0x00008];
1692     pseudo_bit_t        reserved6[0x00010];
1693     pseudo_bit_t        log2_page_size[0x00006];
1694     pseudo_bit_t        reserved7[0x00002];
1695 /* -------------- */
1696     pseudo_bit_t        reserved8[0x00003];
1697     pseudo_bit_t        mtt_base_addr_l[0x0001d];
1698 /* -------------- */
1699     pseudo_bit_t        reserved9[0x00020];
1700 /* -------------- */
1701     pseudo_bit_t        reserved10[0x00100];
1702 /* -------------- */
1703 }; 
1704
1705 /* MAD_IFC Input Modifier */
1706
1707 struct hermonprm_mad_ifc_input_modifier_st {    /* Little Endian */
1708     pseudo_bit_t        port_number[0x00008];  /* The packet reception port number (1 or 2). */
1709     pseudo_bit_t        mad_extended_info[0x00001];/* Mad_Extended_Info valid bit (MAD_IFC Input Mailbox data from offset 00100h and down). MAD_Extended_Info is read only if this bit is set.
1710                                                  Required for trap generation when BKey check is enabled and for global routed packets. */
1711     pseudo_bit_t        reserved0[0x00007];
1712     pseudo_bit_t        rlid[0x00010];         /* Remote (source) LID  from the received MAD.
1713                                                  This field is required for trap generation upon MKey/BKey validation. */
1714 /* -------------- */
1715 }; 
1716
1717 /* MAD_IFC Input Mailbox     ###michal -gdror fixed */
1718
1719 struct hermonprm_mad_ifc_st {   /* Little Endian */
1720     pseudo_bit_t        request_mad_packet[64][0x00020];/* Request MAD Packet (256bytes) */
1721 /* -------------- */
1722     pseudo_bit_t        my_qpn[0x00018];       /* Destination QP number from the received MAD. 
1723                                                  This field is reserved if Mad_extended_info indication in the input modifier is clear. */
1724     pseudo_bit_t        reserved0[0x00008];
1725 /* -------------- */
1726     pseudo_bit_t        reserved1[0x00020];
1727 /* -------------- */
1728     pseudo_bit_t        rqpn[0x00018];         /* Remote (source) QP number  from the received MAD.
1729                                                  This field is reserved if Mad_extended_info indication in the input modifier is clear. */
1730     pseudo_bit_t        reserved2[0x00008];
1731 /* -------------- */
1732     pseudo_bit_t        reserved3[0x00010];
1733     pseudo_bit_t        ml_path[0x00007];      /* My (destination) LID path bits  from the received MAD.
1734                                                  This field is reserved if Mad_extended_info indication in the input modifier is clear. */
1735     pseudo_bit_t        g[0x00001];            /* If set, the GRH field in valid. 
1736                                                  This field is reserved if Mad_extended_info indication in the input modifier is clear. */
1737     pseudo_bit_t        reserved4[0x00004];
1738     pseudo_bit_t        sl[0x00004];           /* Service Level of the received MAD.
1739                                                  This field is reserved if Mad_extended_info indication in the input modifier is clear. */
1740 /* -------------- */
1741     pseudo_bit_t        pkey_indx[0x00010];    /* Index in PKey table that matches PKey of the received MAD. 
1742                                                  This field is reserved if Mad_extended_info indication in the input modifier is clear. */
1743     pseudo_bit_t        reserved5[0x00010];
1744 /* -------------- */
1745     pseudo_bit_t        reserved6[0x00160];
1746 /* -------------- */
1747     pseudo_bit_t        grh[10][0x00020];      /* The GRH field of the MAD packet that was scattered to the first 40 bytes pointed to by the scatter list. 
1748                                                  Valid if Mad_extended_info bit (in the input modifier) and g bit are set. 
1749                                                  Otherwise this field is reserved. */
1750 /* -------------- */
1751     pseudo_bit_t        reserved7[0x004c0];
1752 /* -------------- */
1753 }; 
1754
1755 /* Query Debug Message     #### michal - gdror fixed */
1756
1757 struct hermonprm_query_debug_msg_st {   /* Little Endian */
1758     pseudo_bit_t        phy_addr_h[0x00020];   /* Translation of the address in firmware area. High 32 bits. */
1759 /* -------------- */
1760     pseudo_bit_t        v[0x00001];            /* Physical translation is valid */
1761     pseudo_bit_t        reserved0[0x0000b];
1762     pseudo_bit_t        phy_addr_l[0x00014];   /* Translation of the address in firmware area. Low 32 bits. */
1763 /* -------------- */
1764     pseudo_bit_t        fw_area_base[0x00020]; /* Firmware area base address. The format strings and the trace buffers may be located starting from this address. */
1765 /* -------------- */
1766     pseudo_bit_t        fw_area_size[0x00020]; /* Firmware area size */
1767 /* -------------- */
1768     pseudo_bit_t        trc_hdr_sz[0x00020];   /* Trace message header size in dwords. */
1769 /* -------------- */
1770     pseudo_bit_t        trc_arg_num[0x00020];  /* The number of arguments per trace message. */
1771 /* -------------- */
1772     pseudo_bit_t        reserved1[0x000c0];
1773 /* -------------- */
1774     pseudo_bit_t        dbg_msk_h[0x00020];    /* Debug messages mask [63:32] */
1775 /* -------------- */
1776     pseudo_bit_t        dbg_msk_l[0x00020];    /* Debug messages mask [31:0] */
1777 /* -------------- */
1778     pseudo_bit_t        reserved2[0x00040];
1779 /* -------------- */
1780     pseudo_bit_t        buff0_addr[0x00020];   /* Address in firmware area of Trace Buffer 0 */
1781 /* -------------- */
1782     pseudo_bit_t        buff0_size[0x00020];   /* Size of Trace Buffer 0 */
1783 /* -------------- */
1784     pseudo_bit_t        buff1_addr[0x00020];   /* Address in firmware area of Trace Buffer 1 */
1785 /* -------------- */
1786     pseudo_bit_t        buff1_size[0x00020];   /* Size of Trace Buffer 1 */
1787 /* -------------- */
1788     pseudo_bit_t        buff2_addr[0x00020];   /* Address in firmware area of Trace Buffer 2 */
1789 /* -------------- */
1790     pseudo_bit_t        buff2_size[0x00020];   /* Size of Trace Buffer 2 */
1791 /* -------------- */
1792     pseudo_bit_t        buff3_addr[0x00020];   /* Address in firmware area of Trace Buffer 3 */
1793 /* -------------- */
1794     pseudo_bit_t        buff3_size[0x00020];   /* Size of Trace Buffer 3 */
1795 /* -------------- */
1796     pseudo_bit_t        buff4_addr[0x00020];   /* Address in firmware area of Trace Buffer 4 */
1797 /* -------------- */
1798     pseudo_bit_t        buff4_size[0x00020];   /* Size of Trace Buffer 4 */
1799 /* -------------- */
1800     pseudo_bit_t        buff5_addr[0x00020];   /* Address in firmware area of Trace Buffer 5 */
1801 /* -------------- */
1802     pseudo_bit_t        buff5_size[0x00020];   /* Size of Trace Buffer 5 */
1803 /* -------------- */
1804     pseudo_bit_t        reserved3[0x00080];
1805 /* -------------- */
1806     pseudo_bit_t        hw_buff_addr[0x00020]; /* Dror Mux Bohrer tracer */
1807 /* -------------- */
1808     pseudo_bit_t        hw_buff_size[0x00020];
1809 /* -------------- */
1810     pseudo_bit_t        reserved4[0x003c0];
1811 /* -------------- */
1812 }; 
1813
1814 /* User Access Region */
1815
1816 struct hermonprm_uar_st {       /* Little Endian */
1817     struct hermonprm_rd_send_doorbell_st        rd_send_doorbell;/* Reliable Datagram send doorbell */
1818 /* -------------- */
1819     struct hermonprm_send_doorbell_st   send_doorbell;/* Send doorbell */
1820 /* -------------- */
1821     pseudo_bit_t        reserved0[0x00040];
1822 /* -------------- */
1823     struct hermonprm_cq_cmd_doorbell_st cq_command_doorbell;/* CQ Doorbell */
1824 /* -------------- */
1825     pseudo_bit_t        reserved1[0x03ec0];
1826 /* -------------- */
1827 }; 
1828
1829 /* Receive doorbell */
1830
1831 struct hermonprm_receive_doorbell_st {  /* Little Endian */
1832     pseudo_bit_t        reserved0[0x00008];
1833     pseudo_bit_t        wqe_counter[0x00010];  /* Modulo-64K counter of WQEs posted on this queue since its creation. Should be zero for the first doorbell on the QP */
1834     pseudo_bit_t        reserved1[0x00008];
1835 /* -------------- */
1836     pseudo_bit_t        reserved2[0x00005];
1837     pseudo_bit_t        srq[0x00001];          /* If set, this is a Shared Receive Queue */
1838     pseudo_bit_t        reserved3[0x00002];
1839     pseudo_bit_t        qpn[0x00018];          /* QP number or SRQ number this doorbell is rung on */
1840 /* -------------- */
1841 }; 
1842
1843 /* SET_IB Parameters */
1844
1845 struct hermonprm_set_ib_st {    /* Little Endian */
1846     pseudo_bit_t        rqk[0x00001];          /* Reset QKey Violation Counter */
1847     pseudo_bit_t        reserved0[0x00011];
1848     pseudo_bit_t        sig[0x00001];          /* Set System Image GUID to system_image_guid specified.
1849                                                  system_image_guid and sig must be the same for all ports. */
1850     pseudo_bit_t        reserved1[0x0000d];
1851 /* -------------- */
1852     pseudo_bit_t        capability_mask[0x00020];/* PortInfo Capability Mask */
1853 /* -------------- */
1854     pseudo_bit_t        system_image_guid_h[0x00020];/* System Image GUID[63:32], takes effect only if the SIG bit is set
1855                                                  Must be the same for both ports. */
1856 /* -------------- */
1857     pseudo_bit_t        system_image_guid_l[0x00020];/* System Image GUID[31:0], takes effect only if the SIG bit is set
1858                                                  Must be the same for both ports. */
1859 /* -------------- */
1860     pseudo_bit_t        reserved2[0x00180];
1861 /* -------------- */
1862 }; 
1863
1864 /* Multicast Group Member    #### michal - gdror fixed */
1865
1866 struct hermonprm_mgm_entry_st { /* Little Endian */
1867     pseudo_bit_t        reserved0[0x00006];
1868     pseudo_bit_t        next_gid_index[0x0001a];/* Index of next Multicast Group Member whose GID maps to same MGID_HASH number.
1869                                                  The index is into the Multicast Group Table, which is the comprised the MGHT and AMGM tables.
1870                                                  next_gid_index=0 means end of the chain. */
1871 /* -------------- */
1872     pseudo_bit_t        reserved1[0x00060];
1873 /* -------------- */
1874     pseudo_bit_t        mgid_128_96[0x00020];  /* Multicast group GID[128:96] in big endian format.
1875                                                  Use the Reserved GID 0:0:0:0:0:0:0:0 for an invalid entry. */
1876 /* -------------- */
1877     pseudo_bit_t        mgid_95_64[0x00020];   /* Multicast group GID[95:64] in big endian format.
1878                                                  Use the Reserved GID 0:0:0:0:0:0:0:0 for an invalid entry. */
1879 /* -------------- */
1880     pseudo_bit_t        mgid_63_32[0x00020];   /* Multicast group GID[63:32] in big endian format.
1881                                                  Use the Reserved GID 0:0:0:0:0:0:0:0 for an invalid entry. */
1882 /* -------------- */
1883     pseudo_bit_t        mgid_31_0[0x00020];    /* Multicast group GID[31:0] in big endian format.
1884                                                  Use the Reserved GID 0:0:0:0:0:0:0:0 for an invalid entry. */
1885 /* -------------- */
1886     struct hermonprm_mgmqp_st   mgmqp_0;   /* Multicast Group Member QP */
1887 /* -------------- */
1888     struct hermonprm_mgmqp_st   mgmqp_1;   /* Multicast Group Member QP */
1889 /* -------------- */
1890     struct hermonprm_mgmqp_st   mgmqp_2;   /* Multicast Group Member QP */
1891 /* -------------- */
1892     struct hermonprm_mgmqp_st   mgmqp_3;   /* Multicast Group Member QP */
1893 /* -------------- */
1894     struct hermonprm_mgmqp_st   mgmqp_4;   /* Multicast Group Member QP */
1895 /* -------------- */
1896     struct hermonprm_mgmqp_st   mgmqp_5;   /* Multicast Group Member QP */
1897 /* -------------- */
1898     struct hermonprm_mgmqp_st   mgmqp_6;   /* Multicast Group Member QP */
1899 /* -------------- */
1900     struct hermonprm_mgmqp_st   mgmqp_7;   /* Multicast Group Member QP */
1901 /* -------------- */
1902 }; 
1903
1904 /* INIT_PORT Parameters    #### michal - match PRM */
1905
1906 struct hermonprm_init_port_st { /* Little Endian */
1907     pseudo_bit_t        reserved0[0x00004];
1908     pseudo_bit_t        vl_cap[0x00004];       /* Maximum VLs supported on the port, excluding VL15.
1909                                                  Legal values are 1,2,4 and 8. */
1910     pseudo_bit_t        port_width_cap[0x00004];/* IB Port Width
1911                                                  1   - 1x
1912                                                  3   - 1x, 4x
1913                                                  11 - 1x, 4x or 12x (must not be used in InfiniHost-III-EX MT25208)
1914                                                  else - Reserved */
1915     pseudo_bit_t        reserved1[0x00004];
1916     pseudo_bit_t        g0[0x00001];           /* Set port GUID0 to GUID0 specified */
1917     pseudo_bit_t        ng[0x00001];           /* Set node GUID to node_guid specified.
1918                                                  node_guid and ng must be the same for all ports. */
1919     pseudo_bit_t        sig[0x00001];          /* Set System Image GUID to system_image_guid specified.
1920                                                  system_image_guid and sig must be the same for all ports. */
1921     pseudo_bit_t        reserved2[0x0000d];
1922 /* -------------- */
1923     pseudo_bit_t        max_gid[0x00010];      /* Maximum number of GIDs for the port */
1924     pseudo_bit_t        mtu[0x00010];          /* Maximum MTU Supported in bytes
1925                                                  must be: 256, 512, 1024, 2048 or 4096
1926                                                  For Eth port, can be any
1927                                                  Field must not cross device capabilities as reported
1928                                                   */
1929 /* -------------- */
1930     pseudo_bit_t        max_pkey[0x00010];     /* Maximum pkeys for the port.
1931                                                  Must be the same for both ports. */
1932     pseudo_bit_t        reserved3[0x00010];
1933 /* -------------- */
1934     pseudo_bit_t        reserved4[0x00020];
1935 /* -------------- */
1936     pseudo_bit_t        guid0_h[0x00020];      /* EUI-64 GUID assigned by the manufacturer, takes effect only if the G0 bit is set (bits 63:32) */
1937 /* -------------- */
1938     pseudo_bit_t        guid0_l[0x00020];      /* EUI-64 GUID assigned by the manufacturer, takes effect only if the G0 bit is set (bits 31:0) */
1939 /* -------------- */
1940     pseudo_bit_t        node_guid_h[0x00020];  /* Node GUID[63:32], takes effect only if the NG bit is set
1941                                                  Must be the same for both ports. */
1942 /* -------------- */
1943     pseudo_bit_t        node_guid_l[0x00020];  /* Node GUID[31:0], takes effect only if the NG bit is set
1944                                                  Must be the same for both ports. */
1945 /* -------------- */
1946     pseudo_bit_t        system_image_guid_h[0x00020];/* System Image GUID[63:32], takes effect only if the SIG bit is set
1947                                                  Must be the same for both ports. */
1948 /* -------------- */
1949     pseudo_bit_t        system_image_guid_l[0x00020];/* System Image GUID[31:0], takes effect only if the SIG bit is set
1950                                                  Must be the same for both ports. */
1951 /* -------------- */
1952     pseudo_bit_t        reserved5[0x006c0];
1953 /* -------------- */
1954 }; 
1955
1956 /* Query Device Capablities     #### michal - gdror fixed */
1957
1958 struct hermonprm_query_dev_cap_st {     /* Little Endian */
1959     pseudo_bit_t        reserved0[0x00080];
1960 /* -------------- */
1961     pseudo_bit_t        log_max_qp[0x00005];   /* Log2 of the Maximum number of QPs supported */
1962     pseudo_bit_t        reserved1[0x00003];
1963     pseudo_bit_t        log2_rsvd_qps[0x00004];/* Log (base 2) of the number of QPs reserved for firmware use
1964                                                  The reserved resources are numbered from 0 to 2^log2_rsvd_qps-1 */
1965     pseudo_bit_t        reserved2[0x00004];
1966     pseudo_bit_t        log_max_qp_sz[0x00008];/* The maximum number of WQEs allowed on the RQ or the SQ is 2^log_max_qp_sz-1 */
1967     pseudo_bit_t        log_max_srq_sz[0x00008];/* The maximum number of WQEs allowed on the SRQ is 2^log_max_srq_sz-1 */
1968 /* -------------- */
1969     pseudo_bit_t        log_max_scqs[0x00004]; /* log base 2 of number of supported schedule queues */
1970     pseudo_bit_t        reserved3[0x00004];
1971     pseudo_bit_t        num_rsvd_scqs[0x00006];
1972     pseudo_bit_t        reserved4[0x00002];
1973     pseudo_bit_t        log_max_srqs[0x00005];
1974     pseudo_bit_t        reserved5[0x00007];
1975     pseudo_bit_t        log2_rsvd_srqs[0x00004];
1976 /* -------------- */
1977     pseudo_bit_t        log_max_cq[0x00005];   /* Log2 of the Maximum number of CQs supported */
1978     pseudo_bit_t        reserved6[0x00003];
1979     pseudo_bit_t        log2_rsvd_cqs[0x00004];/* Log (base 2) of the number of CQs reserved for firmware use
1980                                                  The reserved resources are numbered from 0 to 2^log2_rsrvd_cqs-1 */
1981     pseudo_bit_t        reserved7[0x00004];
1982     pseudo_bit_t        log_max_cq_sz[0x00008];/* Log2 of the Maximum CQEs allowed in a CQ */
1983     pseudo_bit_t        reserved8[0x00008];
1984 /* -------------- */
1985     pseudo_bit_t        log_max_eq[0x00004];   /* Log2 of the Maximum number of EQs */
1986     pseudo_bit_t        reserved9[0x00004];
1987     pseudo_bit_t        num_rsvd_eqs[0x00004]; /* The number of EQs reserved for firmware use
1988                                                  The reserved resources are numbered from 0 to num_rsvd_eqs-1
1989                                                  If 0 - no resources are reserved. */
1990     pseudo_bit_t        reserved10[0x00004];
1991     pseudo_bit_t        log_max_d_mpts[0x00006];/* Log (base 2) of the maximum number of data MPT entries (the number of Regions/Windows) */
1992     pseudo_bit_t        reserved11[0x00002];
1993     pseudo_bit_t        log_max_eq_sz[0x00008];/* Log2 of the Maximum EQEs allowed in a EQ */
1994 /* -------------- */
1995     pseudo_bit_t        log_max_mtts[0x00006]; /* Log2 of the Maximum number of MTT entries */
1996     pseudo_bit_t        reserved12[0x00002];
1997     pseudo_bit_t        log2_rsvd_mrws[0x00004];/* Log (base 2) of the number of MPTs reserved for firmware use
1998                                                  The reserved resources are numbered from 0 to 2^log2_rsvd_mrws-1 */
1999     pseudo_bit_t        reserved13[0x00004];
2000     pseudo_bit_t        log_max_mrw_sz[0x00007];/* Log2 of the Maximum Size of Memory Region/Window. is it in PRM layout? */
2001     pseudo_bit_t        reserved14[0x00005];
2002     pseudo_bit_t        log2_rsvd_mtts[0x00004];/* Log (base 2) of the number of MTT entries reserved for firmware use
2003                                                  The reserved resources are numbered from 0 to 2^log2_rsvd_mtts-1
2004                                                   */
2005 /* -------------- */
2006     pseudo_bit_t        reserved15[0x00020];
2007 /* -------------- */
2008     pseudo_bit_t        log_max_ra_res_qp[0x00006];/* Log2 of the Maximum number of outstanding RDMA read/Atomic per QP as a responder */
2009     pseudo_bit_t        reserved16[0x0000a];
2010     pseudo_bit_t        log_max_ra_req_qp[0x00006];/* Log2 of the maximum number of outstanding RDMA read/Atomic per QP as a requester */
2011     pseudo_bit_t        reserved17[0x0000a];
2012 /* -------------- */
2013     pseudo_bit_t        log_max_ra_res_global[0x00006];/* Log2 of the maximum number of RDMA read/atomic operations the HCA responder can support globally. That implies the RDB table size. */
2014     pseudo_bit_t        reserved18[0x0001a];
2015 /* -------------- */
2016     pseudo_bit_t        rsz_srq[0x00001];      /* Ability to modify the maximum number of WRs per SRQ. */
2017     pseudo_bit_t        reserved19[0x0001f];
2018 /* -------------- */
2019     pseudo_bit_t        num_ports[0x00004];    /* Number of IB ports. */
2020     pseudo_bit_t        max_vl_ib[0x00004];    /* Maximum VLs supported on each port, excluding VL15 */
2021     pseudo_bit_t        ib_port_width[0x00004];/* IB Port Width
2022                                                  1   - 1x
2023                                                  3   - 1x, 4x
2024                                                  11 - 1x, 4x or 12x
2025                                                  else - Reserved */
2026     pseudo_bit_t        ib_mtu[0x00004];       /* Maximum MTU Supported
2027                                                  0x0 - Reserved
2028                                                  0x1 - 256
2029                                                  0x2 - 512
2030                                                  0x3 - 1024
2031                                                  0x4 - 2048
2032                                                  0x5 - 4096
2033                                                  0x6-0xF Reserved */
2034     pseudo_bit_t        local_ca_ack_delay[0x00005];/* The Local CA ACK Delay. This is the value recommended to be returned in Query HCA verb.
2035                                                  The delay value in microseconds is computed using 4.096us * 2^(local_ca_ack_delay). */
2036     pseudo_bit_t        port_type[0x00004];    /* Hermon New. bit per port. bit0 is first port. value '1' is ehternet. '0' is IB */
2037     pseudo_bit_t        reserved20[0x00004];
2038     pseudo_bit_t        w[0x00001];            /* Hermon New. 10GB eth support */
2039     pseudo_bit_t        j[0x00001];            /* Hermon New. Jumbo frame support */
2040     pseudo_bit_t        reserved21[0x00001];
2041 /* -------------- */
2042     pseudo_bit_t        log_max_gid[0x00004];  /* Log2 of the maximum number of GIDs per port */
2043     pseudo_bit_t        reserved22[0x00004];
2044     pseudo_bit_t        log_ethtype[0x00004];  /* Hermon New. log2 eth type table size */
2045     pseudo_bit_t        reserved23[0x00004];
2046     pseudo_bit_t        log_drain_size[0x00008];/* Log (base 2) of minimum size of the NoDropVLDrain buffer, specified in 4Kpages units */
2047     pseudo_bit_t        log_max_msg[0x00005];  /* Log (base 2) of the maximum message size supported by the device */
2048     pseudo_bit_t        reserved24[0x00003];
2049 /* -------------- */
2050     pseudo_bit_t        log_max_pkey[0x00004]; /* Log2 of the max PKey Table Size (per IB port) */
2051     pseudo_bit_t        reserved25[0x0000c];
2052     pseudo_bit_t        stat_rate_support[0x00010];/* bit mask of stat rate supported
2053                                                  bit 0 - full bw
2054                                                  bit 1 - 1/4 bw
2055                                                  bit 2 - 1/8 bw
2056                                                  bit 3 - 1/2 bw; */
2057 /* -------------- */
2058     pseudo_bit_t        reserved26[0x00020];
2059 /* -------------- */
2060     pseudo_bit_t        rc[0x00001];           /* RC Transport supported */
2061     pseudo_bit_t        uc[0x00001];           /* UC Transport Supported */
2062     pseudo_bit_t        ud[0x00001];           /* UD Transport Supported */
2063     pseudo_bit_t        src[0x00001];          /* SRC Transport Supported. Hermon New instead of RD. */
2064     pseudo_bit_t        rcm[0x00001];          /* Reliable Multicast support. Hermon New instead of IPv6 Transport Supported */
2065     pseudo_bit_t        fcoib[0x00001];        /* Hermon New */
2066     pseudo_bit_t        srq[0x00001];          /* SRQ is supported
2067                                                   */
2068     pseudo_bit_t        checksum[0x00001];     /* IP over IB checksum is supported */
2069     pseudo_bit_t        pkv[0x00001];          /* PKey Violation Counter Supported */
2070     pseudo_bit_t        qkv[0x00001];          /* QKey Violation Coutner Supported */
2071     pseudo_bit_t        vmm[0x00001];          /* Hermon New */
2072     pseudo_bit_t        reserved27[0x00005];
2073     pseudo_bit_t        mw[0x00001];           /* Memory windows supported */
2074     pseudo_bit_t        apm[0x00001];          /* Automatic Path Migration Supported */
2075     pseudo_bit_t        atm[0x00001];          /* Atomic operations supported (atomicity is guaranteed between QPs on this HCA) */
2076     pseudo_bit_t        rm[0x00001];           /* Raw Multicast Supported */
2077     pseudo_bit_t        avp[0x00001];          /* Address Vector Port checking supported */
2078     pseudo_bit_t        udm[0x00001];          /* UD Multicast Supported */
2079     pseudo_bit_t        reserved28[0x00002];
2080     pseudo_bit_t        pg[0x00001];           /* Paging on demand supported */
2081     pseudo_bit_t        r[0x00001];            /* Router mode supported */
2082     pseudo_bit_t        reserved29[0x00006];
2083 /* -------------- */
2084     pseudo_bit_t        log_pg_sz[0x00008];    /* Minimum system page size supported (log2).
2085                                                  For proper operation it must be less than or equal the hosting platform (CPU) minimum page size. */
2086     pseudo_bit_t        reserved30[0x00008];
2087     pseudo_bit_t        uar_sz[0x00006];       /* UAR Area Size = 1MB * 2^uar_sz */
2088     pseudo_bit_t        reserved31[0x00006];
2089     pseudo_bit_t        num_rsvd_uars[0x00004];/* The number of UARs reserved for firmware use
2090                                                  The reserved resources are numbered from 0 to num_reserved_uars-1
2091                                                  Note that UAR number num_reserved_uars is always for the kernel. */
2092 /* -------------- */
2093     pseudo_bit_t        log_max_bf_pages[0x00006];/* Maximum number of BlueFlame pages is 2^log_max_bf_pages */
2094     pseudo_bit_t        reserved32[0x00002];
2095     pseudo_bit_t        log_max_bf_regs_per_page[0x00006];/* Maximum number of BlueFlame registers per page is 2^log_max_bf_regs_per_page. It may be that only the beginning of a page contains BlueFlame registers. */
2096     pseudo_bit_t        reserved33[0x00002];
2097     pseudo_bit_t        log_bf_reg_size[0x00005];/* BlueFlame register size in bytes is 2^log_bf_reg_size */
2098     pseudo_bit_t        reserved34[0x0000a];
2099     pseudo_bit_t        bf[0x00001];           /* If set to "1" then BlueFlame may be used. */
2100 /* -------------- */
2101     pseudo_bit_t        max_desc_sz_sq[0x00010];/* Max descriptor size in bytes for the send queue */
2102     pseudo_bit_t        max_sg_sq[0x00008];    /* The maximum S/G list elements in a SQ WQE (max_desc_sz/16 - 3) */
2103     pseudo_bit_t        reserved35[0x00008];
2104 /* -------------- */
2105     pseudo_bit_t        max_desc_sz_rq[0x00010];/* Max descriptor size in bytes for the receive queue */
2106     pseudo_bit_t        max_sg_rq[0x00008];    /* The maximum S/G list elements in a RQ WQE (max_desc_sz/16 - 3) */
2107     pseudo_bit_t        reserved36[0x00008];
2108 /* -------------- */
2109     pseudo_bit_t        reserved37[0x00001];
2110     pseudo_bit_t        fexch_base_mpt_31_25[0x00007];/* Hermon New. FC mpt base mpt number */
2111     pseudo_bit_t        fcp_ud_base_23_8[0x00010];/* Hermon New. FC ud QP  base QPN */
2112     pseudo_bit_t        fexch_base_qp_23_16[0x00008];/* Hermon New. FC Exchange QP base QPN */
2113 /* -------------- */
2114     pseudo_bit_t        reserved38[0x00020];
2115 /* -------------- */
2116     pseudo_bit_t        log_max_mcg[0x00008];  /* Log2 of the maximum number of multicast groups */
2117     pseudo_bit_t        num_rsvd_mcgs[0x00004];/* The number of MGMs reserved for firmware use in the MGHT.
2118                                                  The reserved resources are numbered from 0 to num_reserved_mcgs-1
2119                                                  If 0 - no resources are reserved. */
2120     pseudo_bit_t        reserved39[0x00004];
2121     pseudo_bit_t        log_max_qp_mcg[0x00008];/* Log2 of the maximum number of QPs per multicast group */
2122     pseudo_bit_t        reserved40[0x00008];
2123 /* -------------- */
2124     pseudo_bit_t        log_max_srcds[0x00004];/* Log2 of the maximum number of SRC Domains */
2125     pseudo_bit_t        reserved41[0x00008];
2126     pseudo_bit_t        num_rsvd_scrds[0x00004];/* The number of SRCDs reserved for firmware use
2127                                                  The reserved resources are numbered from 0 to num_reserved_rdds-1.
2128                                                  If 0 - no resources are reserved. */
2129     pseudo_bit_t        log_max_pd[0x00005];   /* Log2 of the maximum number of PDs */
2130     pseudo_bit_t        reserved42[0x00007];
2131     pseudo_bit_t        num_rsvd_pds[0x00004]; /* The number of PDs reserved for firmware use
2132                                                  The reserved resources are numbered from 0 to num_reserved_pds-1
2133                                                  If 0 - no resources are reserved. */
2134 /* -------------- */
2135     pseudo_bit_t        reserved43[0x000c0];
2136 /* -------------- */
2137     pseudo_bit_t        qpc_entry_sz[0x00010]; /* QPC Entry Size for the device
2138                                                  For the InfiniHost-III-EX MT25208 entry size is 256 bytes */
2139     pseudo_bit_t        rdmardc_entry_sz[0x00010];/* RdmaRdC Entry Size for the device
2140                                                  For the InfiniHost-III-EX MT25208 entry size is 256 bytes */
2141 /* -------------- */
2142     pseudo_bit_t        altc_entry_sz[0x00010];/* Extended QPC entry size for the device
2143                                                  For the InfiniHost-III-EX MT25208 entry size is 32 bytes */
2144     pseudo_bit_t        aux_entry_sz[0x00010]; /* Auxilary context entry size */
2145 /* -------------- */
2146     pseudo_bit_t        cqc_entry_sz[0x00010]; /* CQC entry size for the device
2147                                                  For the InfiniHost-III-EX MT25208 entry size is 64 bytes */
2148     pseudo_bit_t        eqc_entry_sz[0x00010]; /* EQ context entry size for the device
2149                                                  For the InfiniHost-III-EX MT25208 entry size is 64 bytes */
2150 /* -------------- */
2151     pseudo_bit_t        c_mpt_entry_sz[0x00010];/* cMPT entry size in Bytes for the device.
2152                                                  For the InfiniHost-III-EX MT25208 entry size is 64 bytes */
2153     pseudo_bit_t        srq_entry_sz[0x00010]; /* SRQ context entry size for the device
2154                                                  For the InfiniHost-III-EX MT25208 entry size is 32 bytes */
2155 /* -------------- */
2156     pseudo_bit_t        d_mpt_entry_sz[0x00010];/* dMPT entry size in Bytes for the device.
2157                                                  For the InfiniHost-III-EX MT25208 entry size is 64 bytes */
2158     pseudo_bit_t        mtt_entry_sz[0x00010]; /* MTT entry size in Bytes for the device.
2159                                                  For the InfiniHost-III-EX MT25208 entry size is 8 bytes */
2160 /* -------------- */
2161     pseudo_bit_t        bmme[0x00001];         /* Base Memory Management Extension Support */
2162     pseudo_bit_t        win_type[0x00001];     /* Bound Type 2 Memory Window Association mechanism:
2163                                                  0 - Type 2A - QP Number Association; or
2164                                                  1 - Type 2B - QP Number and PD Association. */
2165     pseudo_bit_t        mps[0x00001];          /* Ability of this HCA to support multiple page sizes per Memory Region. */
2166     pseudo_bit_t        bl[0x00001];           /* Ability of this HCA to support Block List Physical Buffer Lists. */
2167     pseudo_bit_t        zb[0x00001];           /* Zero Based region/windows supported */
2168     pseudo_bit_t        lif[0x00001];          /* Ability of this HCA to support Local Invalidate Fencing. */
2169     pseudo_bit_t        reserved44[0x0001a];
2170 /* -------------- */
2171     pseudo_bit_t        resd_lkey[0x00020];    /* The value of the reserved Lkey for Base Memory Management Extension */
2172 /* -------------- */
2173     pseudo_bit_t        reserved45[0x00020];
2174 /* -------------- */
2175     pseudo_bit_t        max_icm_size_h[0x00020];/* Bits [63:32] of maximum ICM size InfiniHost III Ex support in bytes. */
2176 /* -------------- */
2177     pseudo_bit_t        max_icm_size_l[0x00020];/* Bits [31:0] of maximum ICM size InfiniHost III Ex support in bytes. */
2178 /* -------------- */
2179     pseudo_bit_t        reserved46[0x002c0];
2180 /* -------------- */
2181 }; 
2182
2183 /* QUERY_ADAPTER Parameters Block    #### michal - gdror fixed */
2184
2185 struct hermonprm_query_adapter_st {     /* Little Endian */
2186     pseudo_bit_t        reserved0[0x00080];
2187 /* -------------- */
2188     pseudo_bit_t        reserved1[0x00018];
2189     pseudo_bit_t        intapin[0x00008];      /* Driver should set this field to INTR value in the event queue in order to get Express interrupt messages. */
2190 /* -------------- */
2191     pseudo_bit_t        reserved2[0x00060];
2192 /* -------------- */
2193     struct hermonprm_vsd_st     vsd;         /* ###michal- this field was replaced by 2 fields : vsd .1664; vsd(continued/psid .128; */
2194 /* -------------- */
2195 }; 
2196
2197 /* QUERY_FW Parameters Block      #### michal - doesn't match PRM */
2198
2199 struct hermonprm_query_fw_st {  /* Little Endian */
2200     pseudo_bit_t        fw_rev_major[0x00010]; /* Firmware Revision - Major */
2201     pseudo_bit_t        fw_pages[0x00010];     /* Amount of physical memory to be allocated for FW usage is in 4KByte pages. */
2202 /* -------------- */
2203     pseudo_bit_t        fw_rev_minor[0x00010]; /* Firmware Revision - Minor */
2204     pseudo_bit_t        fw_rev_subminor[0x00010];/* Firmware Sub-minor version (Patch level). */
2205 /* -------------- */
2206     pseudo_bit_t        cmd_interface_rev[0x00010];/* Command Interface Interpreter Revision ID */
2207     pseudo_bit_t        reserved0[0x00010];
2208 /* -------------- */
2209     pseudo_bit_t        log_max_outstanding_cmd[0x00008];/* Log2 of the maximum number of commands the HCR can support simultaneously */
2210     pseudo_bit_t        reserved1[0x00017];
2211     pseudo_bit_t        dt[0x00001];           /* Debug Trace Support
2212                                                  0 - Debug trace is not supported 
2213                                                  1 - Debug trace is supported */
2214 /* -------------- */
2215     pseudo_bit_t        reserved2[0x00001];
2216     pseudo_bit_t        ccq[0x00001];          /* CCQ support */
2217     pseudo_bit_t        reserved3[0x00006];
2218     pseudo_bit_t        fw_seconds[0x00008];   /* FW timestamp - seconds. Dispalyed as Hexadecimal number */
2219     pseudo_bit_t        fw_minutes[0x00008];   /* FW timestamp - minutes. Dispalyed as Hexadecimal number */
2220     pseudo_bit_t        fw_hour[0x00008];      /* FW timestamp - hour.    Dispalyed as Hexadecimal number */
2221 /* -------------- */
2222     pseudo_bit_t        fw_day[0x00008];       /* FW timestamp - day.     Dispalyed as Hexadecimal number */
2223     pseudo_bit_t        fw_month[0x00008];     /* FW timestamp - month.   Dispalyed as Hexadecimal number */
2224     pseudo_bit_t        fw_year[0x00010];      /* FW timestamp - year.    Dispalyed as Hexadecimal number (e.g. 0x2005) */
2225 /* -------------- */
2226     pseudo_bit_t        reserved4[0x00040];
2227 /* -------------- */
2228     pseudo_bit_t        clr_int_base_offset_h[0x00020];/* Bits [63:32] of the Clear Interrupt register\92s offset from clr_int_bar register in PCIaddress space. Points to a 64-bit register. */
2229 /* -------------- */
2230     pseudo_bit_t        clr_int_base_offset_l[0x00020];/* Bits [31:0] of the Clear Interrupt register\92s offset from clr_int_bar register in PCIaddress space. Points to a 64-bit register. */
2231 /* -------------- */
2232     pseudo_bit_t        reserved5[0x0001e];
2233     pseudo_bit_t        clr_int_bar[0x00002];  /* PCI base address register (BAR) where clr_int register is located.
2234                                                  00 - BAR 0-1
2235                                                  01 - BAR 2-3
2236                                                  10 - BAR 4-5
2237                                                  11 - Reserved
2238                                                  The PCI BARs of ConnectX are 64 bit BARs.
2239                                                  In ConnectX, clr_int register is located on BAR 0-1. */
2240 /* -------------- */
2241     pseudo_bit_t        reserved6[0x00020];
2242 /* -------------- */
2243     pseudo_bit_t        error_buf_offset_h[0x00020];/* Read Only buffer for catastrophic error reports (bits [63:32] of offset from error_buf_bar register in PCI address space.) */
2244 /* -------------- */
2245     pseudo_bit_t        error_buf_offset_l[0x00020];/* Read Only buffer for catastrophic error reports (bits [31:0]  of offset from error_buf_bar register in PCI address space.) */
2246 /* -------------- */
2247     pseudo_bit_t        error_buf_size[0x00020];/* Size in words */
2248 /* -------------- */
2249     pseudo_bit_t        reserved7[0x0001e];
2250     pseudo_bit_t        error_buf_bar[0x00002];/* PCI base address register (BAR) where error_buf register is located.
2251                                                  00 - BAR 0-1
2252                                                  01 - BAR 2-3
2253                                                  10 - BAR 4-5
2254                                                  11 - Reserved
2255                                                  The PCI BARs of ConnectX are 64 bit BARs.
2256                                                  In ConnectX, error_buf register is located on BAR 0-1. */
2257 /* -------------- */
2258     pseudo_bit_t        reserved8[0x00600];
2259 /* -------------- */
2260 }; 
2261
2262 /* Memory Access Parameters for UD Address Vector Table */
2263
2264 struct hermonprm_udavtable_memory_parameters_st {       /* Little Endian */
2265     pseudo_bit_t        l_key[0x00020];        /* L_Key used to access TPT */
2266 /* -------------- */
2267     pseudo_bit_t        pd[0x00018];           /* PD used by TPT for matching against PD of region entry being accessed. */
2268     pseudo_bit_t        reserved0[0x00005];
2269     pseudo_bit_t        xlation_en[0x00001];   /* When cleared, address is physical address and no translation will be done. When set, address is virtual. */
2270     pseudo_bit_t        reserved1[0x00002];
2271 /* -------------- */
2272 }; 
2273
2274 /* INIT_HCA & QUERY_HCA Parameters Block ####michal-doesn't match PRM (see differs below) new size in bytes:0x300 */
2275
2276 struct hermonprm_init_hca_st {  /* Little Endian */
2277     pseudo_bit_t        reserved0[0x00018];
2278     pseudo_bit_t        version[0x00008];
2279 /* -------------- */
2280     pseudo_bit_t        reserved1[0x00040];
2281 /* -------------- */
2282     pseudo_bit_t        reserved2[0x00010];
2283     pseudo_bit_t        hca_core_clock[0x00010];/* Internal Clock freq in MHz */
2284 /* -------------- */
2285     pseudo_bit_t        router_qp[0x00018];    /* QP number for router mode (8 LSBits should be 0). Low order 8 bits are taken from the TClass field of the incoming packet.
2286                                                  Valid only if RE bit is set */
2287     pseudo_bit_t        reserved3[0x00005];
2288     pseudo_bit_t        ipr2[0x00001];         /* Hermon New. IP router on port 2 */
2289     pseudo_bit_t        ipr1[0x00001];         /* Hermon New. IP router on port 1 */
2290     pseudo_bit_t        ibr[0x00001];          /* InfiniBand Router Mode */
2291 /* -------------- */
2292     pseudo_bit_t        udp[0x00001];          /* UD Port Check Enable
2293                                                  0 - Port field in Address Vector is ignored
2294                                                  1 - HCA will check the port field in AV entry (fetched for UD descriptor) against the Port of the UD QP executing the descriptor. */
2295     pseudo_bit_t        he[0x00001];           /* Host Endianess - Used for Atomic Operations
2296                                                  0 - Host is Little Endian
2297                                                  1 - Host is Big endian
2298                                                   */
2299     pseudo_bit_t        reserved4[0x00001];
2300     pseudo_bit_t        ce[0x00001];           /* Checksum Enabled - when Set IPoverIB checksum generation & checking is enabled */
2301     pseudo_bit_t        reserved5[0x0001c];
2302 /* -------------- */
2303     pseudo_bit_t        reserved6[0x00040];
2304 /* -------------- */
2305     struct hermonprm_qpcbaseaddr_st     qpc_eec_cqc_eqc_rdb_parameters;/* ## michal - this field has chenged to - "qpc_cqc_eqc_parameters" - gdror, this is ok for now */
2306 /* -------------- */
2307     pseudo_bit_t        reserved7[0x00100];
2308 /* -------------- */
2309     struct hermonprm_multicastparam_st  multicast_parameters;/* ##michal- this field has chenged to - "IBUD/IPv6_multicast_parameters" - gdror - this is OK for now */
2310 /* -------------- */
2311     pseudo_bit_t        reserved8[0x00080];
2312 /* -------------- */
2313     struct hermonprm_tptparams_st       tpt_parameters;
2314 /* -------------- */
2315     pseudo_bit_t        reserved9[0x00080];
2316 /* -------------- */
2317     struct hermonprm_uar_params_st      uar_parameters;/* UAR Parameters */
2318 /* -------------- */
2319     pseudo_bit_t        reserved10[0x00600];
2320 /* -------------- */
2321 }; 
2322
2323 /* Event Queue Context Table Entry     #### michal - gdror fixed */
2324
2325 struct hermonprm_eqc_st {       /* Little Endian */
2326     pseudo_bit_t        reserved0[0x00008];
2327     pseudo_bit_t        st[0x00004];           /* Event delivery state machine
2328                                                  0x9 - Armed
2329                                                  0xA - Fired
2330                                                  0xB - Always_Armed (auto-rearm)
2331                                                  other - reserved */
2332     pseudo_bit_t        reserved1[0x00005];
2333     pseudo_bit_t        oi[0x00001];           /* Oerrun ignore.
2334                                                  If set, HW will not check EQ full condition when writing new EQEs. */
2335     pseudo_bit_t        ec[0x00001];           /* is set, all EQEs are written (coalesced) to first EQ entry */
2336     pseudo_bit_t        reserved2[0x00009];
2337     pseudo_bit_t        status[0x00004];       /* EQ status:
2338                                                  0000 - OK
2339                                                  1010 - EQ write failure
2340                                                  Valid for the QUERY_EQ and HW2SW_EQ commands only */
2341 /* -------------- */
2342     pseudo_bit_t        reserved3[0x00020];
2343 /* -------------- */
2344     pseudo_bit_t        reserved4[0x00005];
2345     pseudo_bit_t        page_offset[0x00007];  /* offset bits[11:5] of first EQE in the EQ relative to the first page in memory region mapping this EQ */
2346     pseudo_bit_t        reserved5[0x00014];
2347 /* -------------- */
2348     pseudo_bit_t        reserved6[0x00018];
2349     pseudo_bit_t        log_eq_size[0x00005];  /* Log (base 2) of the EQ size (in entries).  Maximum EQ size is 2^22 EQEs (max log_eq_size is 22) */
2350     pseudo_bit_t        reserved7[0x00003];
2351 /* -------------- */
2352     pseudo_bit_t        eq_max_count[0x00010]; /* Event Generation Moderation counter */
2353     pseudo_bit_t        eq_period[0x00010];    /* Event Generation moderation timed, microseconds */
2354 /* -------------- */
2355     pseudo_bit_t        intr[0x0000a];         /* MSI-X table entry index to be used to signal interrupts on this EQ.  Reserved if MSI-X are not enabled in the PCI configuration header. */
2356     pseudo_bit_t        reserved8[0x00016];
2357 /* -------------- */
2358     pseudo_bit_t        mtt_base_addr_h[0x00008];/* MTT Base Address [39:32] relative to INIT_HCA.mtt_base_addr */
2359     pseudo_bit_t        reserved9[0x00010];
2360     pseudo_bit_t        log2_page_size[0x00006];/* Log (base 2) of MTT page size in units of 4KByte */
2361     pseudo_bit_t        reserved10[0x00002];
2362 /* -------------- */
2363     pseudo_bit_t        reserved11[0x00003];
2364     pseudo_bit_t        mtt_base_addr_l[0x0001d];/* MTT Base Address [31:3] relative to INIT_HCA.mtt_base_addr */
2365 /* -------------- */
2366     pseudo_bit_t        reserved12[0x00040];
2367 /* -------------- */
2368     pseudo_bit_t        consumer_counter[0x00018];/* Consumer counter. The counter is incremented for each EQE polled from the EQ. 
2369                                                   Must be 0x0 in EQ initialization. 
2370                                                   Maintained by HW (valid for the QUERY_EQ command only). */
2371     pseudo_bit_t        reserved13[0x00008];
2372 /* -------------- */
2373     pseudo_bit_t        producer_counter[0x00018];/* Producer Coutner. The counter is incremented for each EQE that is written by the HW to the EQ. 
2374                                                   EQ overrun is reported if Producer_counter + 1 equals to Consumer_counter and a EQE needs to be added.
2375                                                   Maintained by HW (valid for the QUERY_EQ command only) */
2376     pseudo_bit_t        reserved14[0x00008];
2377 /* -------------- */
2378     pseudo_bit_t        reserved15[0x00080];
2379 /* -------------- */
2380 }; 
2381
2382 /* Memory Translation Table (MTT) Entry     #### michal - match to PRM */
2383
2384 struct hermonprm_mtt_st {       /* Little Endian */
2385     pseudo_bit_t        ptag_h[0x00020];       /* High-order bits of physical tag. The size of the field depends on the page size of the region. Maximum PTAG size is 52 bits. */
2386 /* -------------- */
2387     pseudo_bit_t        p[0x00001];            /* Present bit. If set, page entry is valid. If cleared, access to this page will generate non-present page access fault. */
2388     pseudo_bit_t        reserved0[0x00002];
2389     pseudo_bit_t        ptag_l[0x0001d];       /* Low-order bits of Physical tag. The size of the field depends on the page size of the region. Maximum PTAG size is 52 bits. */
2390 /* -------------- */
2391 }; 
2392
2393 /* Memory Protection Table (MPT) Entry   ### doesn't match PRM (new fields were added). new size in bytes : 0x54 */
2394
2395 struct hermonprm_mpt_st {       /* Little Endian */
2396     pseudo_bit_t        reserved0[0x00008];
2397     pseudo_bit_t        r_w[0x00001];          /* Defines whether this entry is Region (1) or Window (0) */
2398     pseudo_bit_t        pa[0x00001];           /* Physical address. If set, no virtual-to-physical address translation is performed for this region */
2399     pseudo_bit_t        lr[0x00001];           /* If set - local read access is enabled. Must be set for all MPT Entries. */
2400     pseudo_bit_t        lw[0x00001];           /* If set - local write access is enabled */
2401     pseudo_bit_t        rr[0x00001];           /* If set - remote read access is enabled. */
2402     pseudo_bit_t        rw[0x00001];           /* If set - remote write access is enabled */
2403     pseudo_bit_t        atomic[0x00001];       /* If set - remote Atomic access is allowed. */
2404     pseudo_bit_t        eb[0x00001];           /* If set - bind is enabled. Valid only for regions. */
2405     pseudo_bit_t        atc_req[0x00001];      /* If set, second hop of address translation (PA to MA) to be performed in the device prior to issuing the uplink request. */
2406     pseudo_bit_t        atc_xlated[0x00001];   /* If set, uplink cycle to be issues with \93ATC_translated\94 indicator to force bypass of the chipset IOMMU. */
2407     pseudo_bit_t        reserved1[0x00001];
2408     pseudo_bit_t        no_snoop[0x00001];     /* If set, issue PCIe cycle with ûno Snoopÿ attribute - cycle not to be snooped in CPU caches */
2409     pseudo_bit_t        reserved2[0x00008];
2410     pseudo_bit_t        status[0x00004];       /* 0xF - Not Valid 0x3 - Free. else - HW ownership.Unbound Type1 windows are denoted by reg_wnd_len=0. Unbound Type II windows are denoted by Status = Free. */
2411 /* -------------- */
2412     pseudo_bit_t        reserved3[0x00007];
2413     pseudo_bit_t        bqp[0x00001];          /* 0 - not bound to qp (type 1 window, MR)1 - bound to qp (type 2 window) */
2414     pseudo_bit_t        qpn[0x00018];          /* QP number this MW is attached to. Valid for type2 memory windows and on QUERY_MPT only */
2415 /* -------------- */
2416     pseudo_bit_t        mem_key[0x00020];      /* The memory Key. The field holds the mem_key field in the following semantics: {key[7:0],key[31:8]}. */
2417 /* -------------- */
2418     pseudo_bit_t        pd[0x00018];           /* Protection Domain. If VMM support is enabled PD[17:23] specify Guest VM Identifier */
2419     pseudo_bit_t        en_rinv[0x00001];      /* Enable remote invalidation */
2420     pseudo_bit_t        ei[0x00001];           /* Enable Invalidation - When set, Local/Remote invalidation can be executed on this window/region. Must be set for type2 windows and non-shared physical memory regions. Must be clear for regions that are used to access Work Queues, Completion Queues and Event Queues */
2421     pseudo_bit_t        nce[0x00001];          /* Data can be cached in Network Cache (see ûNetwork Cacheÿ on page 81) */
2422     pseudo_bit_t        fre[0x00001];          /* When set, Fast Registration Operations can be executed on this region */
2423     pseudo_bit_t        rae[0x00001];          /* When set, remote access can be enabled on this region. Used when executing Fast Registration Work Request to validate that remote access rights can be granted to this MPT. If the bit is cleared, Fast Registration Work Request requesting remote access rights will fail */
2424     pseudo_bit_t        w_dif[0x00001];        /* Wire space contains dif */
2425     pseudo_bit_t        m_dif[0x00001];        /* Memory space contains dif */
2426     pseudo_bit_t        reserved4[0x00001];
2427 /* -------------- */
2428     pseudo_bit_t        start_addr_h[0x00020]; /* Start Address - Virtual Address where this region/window starts */
2429 /* -------------- */
2430     pseudo_bit_t        start_addr_l[0x00020]; /* Start Address - Virtual Address where this region/window starts */
2431 /* -------------- */
2432     pseudo_bit_t        len_h[0x00020];        /* Region/Window Length */
2433 /* -------------- */
2434     pseudo_bit_t        len_l[0x00020];        /* Region/Window Length */
2435 /* -------------- */
2436     pseudo_bit_t        lkey[0x00020];         /* Must be 0 for SW2HW_MPT. On QUERY_MPT and HW2SW_MPT commands for Memory Window it reflects the LKey of the Region that the Window is bound to.The field holds the lkey field in the following semantics: {key[7:0],key[31:8]}. */
2437 /* -------------- */
2438     pseudo_bit_t        win_cnt[0x00018];      /* Number of windows bound to this region. Valid for regions only.The field is valid only for the QUERY_MPT and HW2SW_MPT commands. */
2439     pseudo_bit_t        reserved5[0x00008];
2440 /* -------------- */
2441     pseudo_bit_t        mtt_rep[0x00004];      /* Log (base 2) of the number of time an MTT is replicated.E.g. for 64KB virtual blocks from 512B blocks, a replication factor of 2^7 is needed (MTT_REPLICATION_FACTOR=7).Up to 1MB of replicated block works */
2442     pseudo_bit_t        reserved6[0x00011];
2443     pseudo_bit_t        block_mode[0x00001];   /* If set, the page size is not power of two, and entity_size is in bytes. */
2444     pseudo_bit_t        len64[0x00001];        /* Region/Window Length[64]. This bit added to enable registering 2^64 bytes per region */
2445     pseudo_bit_t        fbo_en[0x00001];       /* If set, mtt_fbo field is valid, otherwise it is calculated from least significant bytes of the address. Must be set when mtt_rep is used or MPT is block-mode region */
2446     pseudo_bit_t        reserved7[0x00008];
2447 /* -------------- */
2448     pseudo_bit_t        mtt_adr_h[0x00008];    /* Offset to MTT list for this region. Must be aligned on 8 bytes. */
2449     pseudo_bit_t        reserved8[0x00018];
2450 /* -------------- */
2451     pseudo_bit_t        mtt_adr_l[0x00020];    /* Offset to MTT list for this region. Must be aligned on 8 bytes.###michal-relpaced with: RESERVED .3;mtt_adr_l .29; gdror - this is OK to leave it this way. */
2452 /* -------------- */
2453     pseudo_bit_t        mtt_size[0x00020];     /* Number of MTT entries allocated for this MR.When Fast Registration Operations cannot be executed on this region (FRE bit is zero) this field is reserved.When Fast Registration Operation is enabled (FRE bit is set) this field indicates the number of MTTs allocated for this MR. If mtt_sz value cannot be zero. */
2454 /* -------------- */
2455     pseudo_bit_t        entity_size[0x00015];  /* Page/block size. If MPT maps pages, the page size is 2entiry_size. If MPT maps blocks, the entity_size field specifies block size in bytes. The minimum amount of memory that can be mapped with single MTT is 512 bytes. */
2456     pseudo_bit_t        reserved9[0x0000b];
2457 /* -------------- */
2458     pseudo_bit_t        mtt_fbo[0x00015];      /* First byte offset in the zero-based region - the first byte within the first block/page start address refers to. When mtt_rep is being used, fbo points within the replicated block (i.e. block-size x 2^mtt_rep) */
2459     pseudo_bit_t        reserved10[0x0000b];
2460 /* -------------- */
2461 }; 
2462
2463 /* Completion Queue Context Table Entry #### michal - match PRM */
2464
2465 struct hermonprm_completion_queue_context_st {  /* Little Endian */
2466     pseudo_bit_t        reserved0[0x00008];
2467     pseudo_bit_t        st[0x00004];           /* Event delivery state machine
2468                                                  0x0 - reserved
2469                                                  0x9 - ARMED (Request for Notification)
2470                                                  0x6 - ARMED SOLICITED (Request Solicited Notification)
2471                                                  0xA - FIRED
2472                                                  other - reserved
2473                                                  
2474                                                  Must be 0x0 in CQ initialization.
2475                                                  Valid for the QUERY_CQ and HW2SW_CQ commands only. */
2476     pseudo_bit_t        reserved1[0x00005];
2477     pseudo_bit_t        oi[0x00001];           /* When set, overrun ignore is enabled.
2478                                                  When set, Updates of CQ consumer counter (poll for completion) or Request completion notifications (Arm CQ) doorbells should not be rang on that CQ. */
2479     pseudo_bit_t        cc[0x00001];           /* is set, all CQEs are written (coalesced) to first CQ entry */
2480     pseudo_bit_t        reserved2[0x00009];
2481     pseudo_bit_t        status[0x00004];       /* CQ status
2482                                                  0000 - OK
2483                                                  1001 - CQ overflow
2484                                                  1010 - CQ write failure
2485                                                  Valid for the QUERY_CQ and HW2SW_CQ commands only */
2486 /* -------------- */
2487     pseudo_bit_t        reserved3[0x00020];
2488 /* -------------- */
2489     pseudo_bit_t        reserved4[0x00005];
2490     pseudo_bit_t        page_offset[0x00007];  /* offset of first CQE in the CQ relative to the first page in memory region mapping this CQ */
2491     pseudo_bit_t        reserved5[0x00014];
2492 /* -------------- */
2493     pseudo_bit_t        usr_page[0x00018];     /* UAR page this CQ can be accessed through (ringinig CQ doorbells) */
2494     pseudo_bit_t        log_cq_size[0x00005];  /* Log (base 2) of the CQ size (in entries).
2495                                                  Maximum CQ size is 2^17 CQEs (max log_cq_size is 17) */
2496     pseudo_bit_t        reserved6[0x00003];
2497 /* -------------- */
2498     pseudo_bit_t        cq_max_count[0x00010]; /* Event Generation Moderation counter */
2499     pseudo_bit_t        cq_period[0x00010];    /* Event Generation moderation timed, microseconds */
2500 /* -------------- */
2501     pseudo_bit_t        c_eqn[0x00009];        /* Event Queue this CQ reports completion events to.
2502                                                  Valid values are 0 to 63
2503                                                  If configured to value other than 0-63, completion events will not be reported on the CQ. */
2504     pseudo_bit_t        reserved7[0x00017];
2505 /* -------------- */
2506     pseudo_bit_t        mtt_base_addr_h[0x00008];/* MTT Base Address [39:32] in ICM relative to INIT_HCA.mtt_base_addr */
2507     pseudo_bit_t        reserved8[0x00010];
2508     pseudo_bit_t        log2_page_size[0x00006];
2509     pseudo_bit_t        reserved9[0x00002];
2510 /* -------------- */
2511     pseudo_bit_t        reserved10[0x00003];
2512     pseudo_bit_t        mtt_base_addr_l[0x0001d];/* MTT Base Address [31:3] in ICM relative to INIT_HCA.mtt_base_addr */
2513 /* -------------- */
2514     pseudo_bit_t        last_notified_indx[0x00018];/* Maintained by HW.
2515                                                  Valid for QUERY_CQ and HW2SW_CQ commands only. */
2516     pseudo_bit_t        reserved11[0x00008];
2517 /* -------------- */
2518     pseudo_bit_t        solicit_producer_indx[0x00018];/* Maintained by HW.
2519                                                  Valid for QUERY_CQ and HW2SW_CQ commands only. 
2520                                                   */
2521     pseudo_bit_t        reserved12[0x00008];
2522 /* -------------- */
2523     pseudo_bit_t        consumer_counter[0x00018];/* Consumer counter is a 32bits counter that is incremented for each CQE pooled from the CQ.
2524                                                   */
2525     pseudo_bit_t        reserved13[0x00008];
2526 /* -------------- */
2527     pseudo_bit_t        producer_counter[0x00018];/* Producer counter is a 32bits counter that is incremented for each CQE that is written by the HW to the CQ.
2528                                                  CQ overrun is reported if Producer_counter + 1 equals to Consumer_counter and a CQE needs to be added..
2529                                                  Maintained by HW (valid for the QUERY_CQ and HW2SW_CQ commands only) */
2530     pseudo_bit_t        reserved14[0x00008];
2531 /* -------------- */
2532     pseudo_bit_t        reserved15[0x00020];
2533 /* -------------- */
2534     pseudo_bit_t        reserved16[0x00020];
2535 /* -------------- */
2536     pseudo_bit_t        db_record_addr_h[0x00020];/* CQ DB Record physical address [63:32] */
2537 /* -------------- */
2538     pseudo_bit_t        reserved17[0x00003];
2539     pseudo_bit_t        db_record_addr_l[0x0001d];/* CQ DB Record physical address [31:3] */
2540 /* -------------- */
2541 }; 
2542
2543 /* GPIO_event_data   #### michal - gdror fixed */
2544
2545 struct hermonprm_gpio_event_data_st {   /* Little Endian */
2546     pseudo_bit_t        reserved0[0x00060];
2547 /* -------------- */
2548     pseudo_bit_t        gpio_event_hi[0x00020];/* If any bit is set to 1, then a rising/falling event has occurred on the corrsponding GPIO pin. */
2549 /* -------------- */
2550     pseudo_bit_t        gpio_event_lo[0x00020];/* If any bit is set to 1, then a rising/falling event has occurred on the corrsponding GPIO pin. */
2551 /* -------------- */
2552     pseudo_bit_t        reserved1[0x00020];
2553 /* -------------- */
2554 }; 
2555
2556 /* Event_data Field - QP/EE Events     #### michal - doesn't match PRM */
2557
2558 struct hermonprm_qp_ee_event_st {       /* Little Endian */
2559     pseudo_bit_t        qpn_een[0x00018];      /* QP/EE/SRQ number event is reported for  ###michal - field changed to QP number */
2560     pseudo_bit_t        reserved0[0x00008];
2561 /* -------------- */
2562     pseudo_bit_t        reserved1[0x00020];
2563 /* -------------- */
2564     pseudo_bit_t        reserved2[0x0001c];
2565     pseudo_bit_t        e_q[0x00001];          /* If set - EEN if cleared - QP in the QPN/EEN field
2566                                                  Not valid on SRQ events  ###michal - field replaced with RESERVED */
2567     pseudo_bit_t        reserved3[0x00003];
2568 /* -------------- */
2569     pseudo_bit_t        reserved4[0x00060];
2570 /* -------------- */
2571 }; 
2572
2573 /* InfiniHost-III-EX Type0 Configuration Header   ####michal - doesn't match PRM (new fields added, see below) */
2574
2575 struct hermonprm_mt25208_type0_st {     /* Little Endian */
2576     pseudo_bit_t        vendor_id[0x00010];    /* Hardwired to 0x15B3 */
2577     pseudo_bit_t        device_id[0x00010];    /* 25208 (decimal) - InfiniHost-III compatible mode
2578                                                  25408 (decimal) - InfiniHost-III EX mode (the mode described in this manual)
2579                                                  25209 (decimal) - Flash burner mode - see Flash burning application note for further details on this mode
2580                                                   */
2581 /* -------------- */
2582     pseudo_bit_t        command[0x00010];      /* PCI Command Register */
2583     pseudo_bit_t        status[0x00010];       /* PCI Status Register */
2584 /* -------------- */
2585     pseudo_bit_t        revision_id[0x00008];
2586     pseudo_bit_t        class_code_hca_class_code[0x00018];
2587 /* -------------- */
2588     pseudo_bit_t        cache_line_size[0x00008];/* Cache Line Size */
2589     pseudo_bit_t        latency_timer[0x00008];
2590     pseudo_bit_t        header_type[0x00008];  /* hardwired to zero */
2591     pseudo_bit_t        bist[0x00008];
2592 /* -------------- */
2593     pseudo_bit_t        bar0_ctrl[0x00004];    /* hard-wired to 0100 */
2594     pseudo_bit_t        reserved0[0x00010];
2595     pseudo_bit_t        bar0_l[0x0000c];       /* Lower bits of BAR0 (Device Configuration Space) */
2596 /* -------------- */
2597     pseudo_bit_t        bar0_h[0x00020];       /* Upper 32 bits of BAR0 (Device Configuration Space) */
2598 /* -------------- */
2599     pseudo_bit_t        bar1_ctrl[0x00004];    /* Hardwired to 1100 */
2600     pseudo_bit_t        reserved1[0x00010];
2601     pseudo_bit_t        bar1_l[0x0000c];       /* Lower bits of BAR1 (User Access Region - UAR - space) */
2602 /* -------------- */
2603     pseudo_bit_t        bar1_h[0x00020];       /* upper 32 bits of BAR1 (User Access Region - UAR - space) */
2604 /* -------------- */
2605     pseudo_bit_t        bar2_ctrl[0x00004];    /* Hardwired to 1100 */
2606     pseudo_bit_t        reserved2[0x00010];
2607     pseudo_bit_t        bar2_l[0x0000c];       /* Lower bits of BAR2 - Local Attached Memory if present and enabled. Else zeroed. */
2608 /* -------------- */
2609     pseudo_bit_t        bar2_h[0x00020];       /* Upper 32 bits of BAR2 - Local Attached Memory if present and enabled. Else zeroed. */
2610 /* -------------- */
2611     pseudo_bit_t        cardbus_cis_pointer[0x00020];
2612 /* -------------- */
2613     pseudo_bit_t        subsystem_vendor_id[0x00010];/* Specified by the device NVMEM configuration */
2614     pseudo_bit_t        subsystem_id[0x00010]; /* Specified by the device NVMEM configuration */
2615 /* -------------- */
2616     pseudo_bit_t        expansion_rom_enable[0x00001];/* Expansion ROM Enable. Hardwired to 0 if expansion ROM is disabled in the device NVMEM configuration. */
2617     pseudo_bit_t        reserved3[0x0000a];
2618     pseudo_bit_t        expansion_rom_base_address[0x00015];/* Expansion ROM Base Address (upper 21 bit). Hardwired to 0 if expansion ROM is disabled in the device NVMEM configuration. */
2619 /* -------------- */
2620     pseudo_bit_t        capabilities_pointer[0x00008];/* Specified by the device NVMEM configuration */
2621     pseudo_bit_t        reserved4[0x00018];
2622 /* -------------- */
2623     pseudo_bit_t        reserved5[0x00020];
2624 /* -------------- */
2625     pseudo_bit_t        interrupt_line[0x00008];
2626     pseudo_bit_t        interrupt_pin[0x00008];
2627     pseudo_bit_t        min_gnt[0x00008];
2628     pseudo_bit_t        max_latency[0x00008];
2629 /* -------------- */
2630     pseudo_bit_t        reserved6[0x00100];
2631 /* -------------- */
2632     pseudo_bit_t        msi_cap_id[0x00008];
2633     pseudo_bit_t        msi_next_cap_ptr[0x00008];
2634     pseudo_bit_t        msi_en[0x00001];
2635     pseudo_bit_t        multiple_msg_cap[0x00003];
2636     pseudo_bit_t        multiple_msg_en[0x00003];
2637     pseudo_bit_t        cap_64_bit_addr[0x00001];
2638     pseudo_bit_t        reserved7[0x00008];
2639 /* -------------- */
2640     pseudo_bit_t        msg_addr_l[0x00020];
2641 /* -------------- */
2642     pseudo_bit_t        msg_addr_h[0x00020];
2643 /* -------------- */
2644     pseudo_bit_t        msg_data[0x00010];
2645     pseudo_bit_t        reserved8[0x00010];
2646 /* -------------- */
2647     pseudo_bit_t        reserved9[0x00080];
2648 /* -------------- */
2649     pseudo_bit_t        pm_cap_id[0x00008];    /* Power management capability ID - 01h */
2650     pseudo_bit_t        pm_next_cap_ptr[0x00008];
2651     pseudo_bit_t        pm_cap[0x00010];       /* [2:0] Version - 02h
2652                                                  [3] PME clock - 0h
2653                                                  [4] RsvP
2654                                                  [5] Device specific initialization - 0h
2655                                                  [8:6] AUX current - 0h
2656                                                  [9] D1 support - 0h
2657                                                  [10] D2 support - 0h
2658                                                  [15:11] PME support - 0h */
2659 /* -------------- */
2660     pseudo_bit_t        pm_status_control[0x00010];/* [14:13] - Data scale - 0h */
2661     pseudo_bit_t        pm_control_status_brdg_ext[0x00008];
2662     pseudo_bit_t        data[0x00008];
2663 /* -------------- */
2664     pseudo_bit_t        reserved10[0x00040];
2665 /* -------------- */
2666     pseudo_bit_t        vpd_cap_id[0x00008];   /* 03h */
2667     pseudo_bit_t        vpd_next_cap_id[0x00008];
2668     pseudo_bit_t        vpd_address[0x0000f];
2669     pseudo_bit_t        f[0x00001];
2670 /* -------------- */
2671     pseudo_bit_t        vpd_data[0x00020];
2672 /* -------------- */
2673     pseudo_bit_t        reserved11[0x00040];
2674 /* -------------- */
2675     pseudo_bit_t        pciex_cap_id[0x00008]; /* PCI-Express capability ID - 10h */
2676     pseudo_bit_t        pciex_next_cap_ptr[0x00008];
2677     pseudo_bit_t        pciex_cap[0x00010];    /* [3:0] Capability version - 1h
2678                                                  [7:4] Device/Port Type - 0h
2679                                                  [8] Slot implemented - 0h
2680                                                  [13:9] Interrupt message number
2681                                                   */
2682 /* -------------- */
2683     pseudo_bit_t        device_cap[0x00020];   /* [2:0] Max_Payload_Size supported - 2h
2684                                                  [4:3] Phantom Function supported - 0h
2685                                                  [5] Extended Tag Filed supported - 0h
2686                                                  [8:6] Endpoint L0s Acceptable Latency - TBD
2687                                                  [11:9] Endpoint L1 Acceptable Latency - TBD
2688                                                  [12] Attention Button Present - configured through InfiniBurn
2689                                                  [13] Attention Indicator Present - configured through InfiniBurn
2690                                                  [14] Power Indicator Present - configured through InfiniBurn
2691                                                  [25:18] Captured Slot Power Limit Value
2692                                                  [27:26] Captured Slot Power Limit Scale */
2693 /* -------------- */
2694     pseudo_bit_t        device_control[0x00010];
2695     pseudo_bit_t        device_status[0x00010];
2696 /* -------------- */
2697     pseudo_bit_t        link_cap[0x00020];     /* [3:0] Maximum Link Speed - 1h
2698                                                  [9:4] Maximum Link Width - 8h
2699                                                  [11:10] Active State Power Management Support - 3h
2700                                                  [14:12] L0s Exit Latency - TBD
2701                                                  [17:15] L1 Exit Latency - TBD
2702                                                  [31:24] Port Number - 0h */
2703 /* -------------- */
2704     pseudo_bit_t        link_control[0x00010];
2705     pseudo_bit_t        link_status[0x00010];  /* [3:0] Link Speed - 1h
2706                                                  [9:4] Negotiated Link Width
2707                                                  [12] Slot clock configuration - 1h */
2708 /* -------------- */
2709     pseudo_bit_t        reserved12[0x00260];
2710 /* -------------- */
2711     pseudo_bit_t        advanced_error_reporting_cap_id[0x00010];/* 0001h. */
2712     pseudo_bit_t        capability_version[0x00004];/* 1h */
2713     pseudo_bit_t        next_capability_offset[0x0000c];/* 0h */
2714 /* -------------- */
2715     pseudo_bit_t        uncorrectable_error_status_register[0x00020];/* 0 Training Error Status
2716                                                  4 Data Link Protocol Error Status
2717                                                  12 Poisoned TLP Status 
2718                                                  13 Flow Control Protocol Error Status 
2719                                                  14 Completion Timeout Status 
2720                                                  15 Completer Abort Status 
2721                                                  16 Unexpected Completion Status 
2722                                                  17 Receiver Overflow Status 
2723                                                  18 Malformed TLP Status 
2724                                                  19 ECRC Error Status 
2725                                                  20 Unsupported Request Error Status */
2726 /* -------------- */
2727     pseudo_bit_t        uncorrectable_error_mask_register[0x00020];/* 0 Training Error Mask
2728                                                  4 Data Link Protocol Error Mask
2729                                                  12 Poisoned TLP Mask 
2730                                                  13 Flow Control Protocol Error Mask
2731                                                  14 Completion Timeout Mask
2732                                                  15 Completer Abort Mask
2733                                                  16 Unexpected Completion Mask
2734                                                  17 Receiver Overflow Mask
2735                                                  18 Malformed TLP Mask
2736                                                  19 ECRC Error Mask
2737                                                  20 Unsupported Request Error Mask */
2738 /* -------------- */
2739     pseudo_bit_t        uncorrectable_severity_mask_register[0x00020];/* 0 Training Error Severity
2740                                                  4 Data Link Protocol Error Severity
2741                                                  12 Poisoned TLP Severity
2742                                                  13 Flow Control Protocol Error Severity
2743                                                  14 Completion Timeout Severity
2744                                                  15 Completer Abort Severity
2745                                                  16 Unexpected Completion Severity
2746                                                  17 Receiver Overflow Severity
2747                                                  18 Malformed TLP Severity
2748                                                  19 ECRC Error Severity
2749                                                  20 Unsupported Request Error Severity */
2750 /* -------------- */
2751     pseudo_bit_t        correctable_error_status_register[0x00020];/* 0 Receiver Error Status
2752                                                  6 Bad TLP Status
2753                                                  7 Bad DLLP Status
2754                                                  8 REPLAY_NUM Rollover Status
2755                                                  12 Replay Timer Timeout Status */
2756 /* -------------- */
2757     pseudo_bit_t        correctable_error_mask_register[0x00020];/* 0 Receiver Error Mask
2758                                                  6 Bad TLP Mask
2759                                                  7 Bad DLLP Mask
2760                                                  8 REPLAY_NUM Rollover Mask
2761                                                  12 Replay Timer Timeout Mask */
2762 /* -------------- */
2763     pseudo_bit_t        advance_error_capabilities_and_control_register[0x00020];
2764 /* -------------- */
2765     struct hermonprm_header_log_register_st     header_log_register;
2766 /* -------------- */
2767     pseudo_bit_t        reserved13[0x006a0];
2768 /* -------------- */
2769 }; 
2770
2771 /* Event Data Field - Performance Monitor */
2772
2773 struct hermonprm_performance_monitor_event_st { /* Little Endian */
2774     struct hermonprm_performance_monitors_st    performance_monitor_snapshot;/* Performance monitor snapshot */
2775 /* -------------- */
2776     pseudo_bit_t        monitor_number[0x00008];/* 0x01 - SQPC
2777                                                  0x02 - RQPC
2778                                                  0x03 - CQC
2779                                                  0x04 - Rkey
2780                                                  0x05 - TLB
2781                                                  0x06 - port0
2782                                                  0x07 - port1 */
2783     pseudo_bit_t        reserved0[0x00018];
2784 /* -------------- */
2785     pseudo_bit_t        reserved1[0x00040];
2786 /* -------------- */
2787 }; 
2788
2789 /* Event_data Field - Page Faults */
2790
2791 struct hermonprm_page_fault_event_data_st {     /* Little Endian */
2792     pseudo_bit_t        va_h[0x00020];         /* Virtual Address[63:32] this page fault is reported on */
2793 /* -------------- */
2794     pseudo_bit_t        va_l[0x00020];         /* Virtual Address[63:32] this page fault is reported on */
2795 /* -------------- */
2796     pseudo_bit_t        mem_key[0x00020];      /* Memory Key this page fault is reported on */
2797 /* -------------- */
2798     pseudo_bit_t        qp[0x00018];           /* QP this page fault is reported on */
2799     pseudo_bit_t        reserved0[0x00003];
2800     pseudo_bit_t        a[0x00001];            /* If set the memory access that caused the page fault was atomic */
2801     pseudo_bit_t        lw[0x00001];           /* If set the memory access that caused the page fault was local write */
2802     pseudo_bit_t        lr[0x00001];           /* If set the memory access that caused the page fault was local read */
2803     pseudo_bit_t        rw[0x00001];           /* If set the memory access that caused the page fault was remote write */
2804     pseudo_bit_t        rr[0x00001];           /* If set the memory access that caused the page fault was remote read */
2805 /* -------------- */
2806     pseudo_bit_t        pd[0x00018];           /* PD this page fault is reported on */
2807     pseudo_bit_t        reserved1[0x00008];
2808 /* -------------- */
2809     pseudo_bit_t        prefetch_len[0x00020]; /* Indicates how many subsequent pages in the same memory region/window will be accessed by the following transaction after this page fault is resolved. measured in bytes. SW can use this information in order to page-in the subsequent pages if they are not present. */
2810 /* -------------- */
2811 }; 
2812
2813 /* WQE segments format */
2814
2815 struct hermonprm_wqe_segment_st {       /* Little Endian */
2816     struct hermonprm_send_wqe_segment_st        send_wqe_segment;/* Send WQE segment format */
2817 /* -------------- */
2818     pseudo_bit_t        reserved0[0x00280];
2819 /* -------------- */
2820     struct hermonprm_wqe_segment_ctrl_mlx_st    mlx_wqe_segment_ctrl;/* MLX WQE segment format */
2821 /* -------------- */
2822     pseudo_bit_t        reserved1[0x00100];
2823 /* -------------- */
2824     pseudo_bit_t        recv_wqe_segment_ctrl[4][0x00020];/* Receive segment format */
2825 /* -------------- */
2826     pseudo_bit_t        reserved2[0x00080];
2827 /* -------------- */
2828 }; 
2829
2830 /* Event_data Field - Port State Change   #### michal - match PRM */
2831
2832 struct hermonprm_port_state_change_st { /* Little Endian */
2833     pseudo_bit_t        reserved0[0x00040];
2834 /* -------------- */
2835     pseudo_bit_t        reserved1[0x0001c];
2836     pseudo_bit_t        p[0x00002];            /* Port number (1 or 2) */
2837     pseudo_bit_t        reserved2[0x00002];
2838 /* -------------- */
2839     pseudo_bit_t        reserved3[0x00060];
2840 /* -------------- */
2841 }; 
2842
2843 /* Event_data Field - Completion Queue Error     #### michal - match PRM */
2844
2845 struct hermonprm_completion_queue_error_st {    /* Little Endian */
2846     pseudo_bit_t        cqn[0x00018];          /* CQ number event is reported for */
2847     pseudo_bit_t        reserved0[0x00008];
2848 /* -------------- */
2849     pseudo_bit_t        reserved1[0x00020];
2850 /* -------------- */
2851     pseudo_bit_t        syndrome[0x00008];     /* Error syndrome
2852                                                  0x01 - CQ overrun
2853                                                  0x02 - CQ access violation error */
2854     pseudo_bit_t        reserved2[0x00018];
2855 /* -------------- */
2856     pseudo_bit_t        reserved3[0x00060];
2857 /* -------------- */
2858 }; 
2859
2860 /* Event_data Field - Completion Event  #### michal - match PRM */
2861
2862 struct hermonprm_completion_event_st {  /* Little Endian */
2863     pseudo_bit_t        cqn[0x00018];          /* CQ number event is reported for */
2864     pseudo_bit_t        reserved0[0x00008];
2865 /* -------------- */
2866     pseudo_bit_t        reserved1[0x000a0];
2867 /* -------------- */
2868 }; 
2869
2870 /* Event Queue Entry         #### michal - match to PRM */
2871
2872 struct hermonprm_event_queue_entry_st { /* Little Endian */
2873     pseudo_bit_t        event_sub_type[0x00008];/* Event Sub Type. 
2874                                                  Defined for events which have sub types, zero elsewhere. */
2875     pseudo_bit_t        reserved0[0x00008];
2876     pseudo_bit_t        event_type[0x00008];   /* Event Type */
2877     pseudo_bit_t        reserved1[0x00008];
2878 /* -------------- */
2879     pseudo_bit_t        event_data[6][0x00020];/* Delivers auxilary data to handle event. */
2880 /* -------------- */
2881     pseudo_bit_t        reserved2[0x00007];
2882     pseudo_bit_t        owner[0x00001];        /* Owner of the entry 
2883                                                  0 SW 
2884                                                  1 HW */
2885     pseudo_bit_t        reserved3[0x00018];
2886 /* -------------- */
2887 }; 
2888
2889 /* QP/EE State Transitions Command Parameters  ###michal - doesn't match PRM (field name changed) */
2890
2891 struct hermonprm_qp_ee_state_transitions_st {   /* Little Endian */
2892     pseudo_bit_t        opt_param_mask[0x00020];/* This field defines which optional parameters are passed. Each bit specifies whether optional parameter is passed (set) or not (cleared). The optparammask is defined for each QP/EE command. */
2893 /* -------------- */
2894     pseudo_bit_t        reserved0[0x00020];
2895 /* -------------- */
2896     struct hermonprm_queue_pair_ee_context_entry_st     qpc_eec_data;/* QPC/EEC data  ###michal - field has replaced with "qpc_data" (size .1948) */
2897 /* -------------- */
2898     pseudo_bit_t        reserved1[0x00800];
2899 /* -------------- */
2900 }; 
2901
2902 /* Completion Queue Entry Format        #### michal - fixed by gdror */
2903
2904 struct hermonprm_completion_queue_entry_st {    /* Little Endian */
2905     pseudo_bit_t        qpn[0x00018];          /* Indicates the QP for which completion is being reported */
2906     pseudo_bit_t        reserved0[0x00002];
2907     pseudo_bit_t        d2s[0x00001];          /* Duplicate to Sniffer. This bit is set if both Send and Receive queues are subject for sniffer queue. The HW delivers
2908                                                  packet only to send-associated sniffer receive queue. */
2909     pseudo_bit_t        fcrc_sd[0x00001];      /* FCRC: If set, FC CRC is correct in FC frame encapsulated in payload. Valid for Raw Frame FC receive queue only.
2910                                                  SD: CQ associated with Sniffer receive queue. If set, packets were skipped due to lack of receive buffers on the Sniffer receive queue */
2911     pseudo_bit_t        fl[0x00001];           /* Force Loopback Valid for responder RawEth and UD only. */
2912     pseudo_bit_t        vlan[0x00002];         /* Valid for RawEth and UD over Ethernet only. Applicable for RawEth and UD over Ethernet Receive queue
2913                                                   00 - No VLAN header was present in the packet
2914                                                  01 - C-VLAN (802.1q) Header was present in the frame.
2915                                                  10 - S-VLAN (802.1ad) Header was present in the frame. */
2916     pseudo_bit_t        dife[0x00001];         /* DIF Error */
2917 /* -------------- */
2918     pseudo_bit_t        immediate_rssvalue_invalidatekey[0x00020];/* For a responder CQE, if completed WQE Opcode is Send With Immediate or Write With Immediate, this field contains immediate field of the received message.
2919                                                  For a responder CQE, if completed WQE Opcode is Send With Invalidate, this field contains the R_key that was invalidated.
2920                                                  For a responder CQE of a GSI packet this filed contains the Pkey Index of the packet.
2921                                                  For IPoIB (UD) and RawEth CQEs this field contains the RSS hash function value.
2922                                                  Otherwise, this field is reserved. */
2923 /* -------------- */
2924     pseudo_bit_t        srq_rqpn[0x00018];     /* For Responder UD QPs, Remote (source) QP number. 
2925                                                  For Responder SRC QPs, SRQ number.
2926                                                  Otherwise, this field is reserved. */
2927     pseudo_bit_t        ml_path_mac_index[0x00007];/* For responder UD over IB CQE: These are the lower LMC bits of the DLID in an incoming UD packet, higher bits of this field, that are not part of the LMC bits are zeroed by HW. Invalid if incoming message DLID is the permissive LID or incoming message is multicast.
2928                                                   For responder UD over Ethernet and RawEth CQEs: Index of the MAC Table entry that the packet DMAC was matched against.
2929                                                   Otherwise, this field is reserved. */
2930     pseudo_bit_t        g[0x00001];            /* For responder UD over IB CQE this bit indicates the presence of a GRH
2931                                                  For responder UD over Ethernet CQE this bit is set if IPv6 L3 header was present in the packet, this bit is cleared if IPv4 L3 Header was present in the packet.
2932                                                  Otherwise, this field is reserved. */
2933 /* -------------- */
2934     pseudo_bit_t        slid_smac47_32[0x00010];/* For responder UD over IB CQE it is the source LID of the packet.
2935                                                  For responder UD over Ethernet and RawEth CQEs it is the source-MAC[47:32] of the packet.