[MTNIC] Minor cleanups of vendor-provided driver for Mellanox 10GigE cards
[people/sha0/gpxe.git] / src / drivers / net / mtnic.h
1 /*
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30  * SOFTWARE.
31  *
32  */
33 #ifndef H_MTNIC_IF_DEFS_H
34 #define H_MTNIC_IF_DEFS_H
35
36
37
38 /*
39 * Device setup
40 */
41
42 /*
43         Note port number can be changed under mtnic.c !
44 */
45 #define MTNIC_MAX_PORTS         2
46 #define NUM_TX_RINGS            1
47 #define NUM_RX_RINGS            1
48 #define NUM_CQS                 (NUM_RX_RINGS + NUM_TX_RINGS)
49 #define GO_BIT_TIMEOUT          6000
50 #define TBIT_RETRIES            100
51 #define UNITS_BUFFER_SIZE       8 /* can be configured to 4/8/16 */
52 #define MAX_GAP_PROD_CONS       (UNITS_BUFFER_SIZE/4)
53 #define DEF_MTU                 1600
54 #define DEF_IOBUF_SIZE          1600
55 #define MAC_ADDRESS_SIZE        6
56 #define NUM_EQES                16
57 #define ROUND_TO_CHECK          0x400
58
59
60 #define XNOR(x,y)               (!(x) == !(y))
61 #define dma_addr_t              unsigned long
62 #define PAGE_SIZE               4096
63 #define PAGE_MASK               (PAGE_SIZE - 1)
64 #define MTNIC_MAILBOX_SIZE      PAGE_SIZE
65
66
67
68
69 /* BITOPS */
70 #define MTNIC_BC_OFF(bc) ((bc) >> 8)
71 #define MTNIC_BC_SZ(bc) ((bc) & 0xff)
72 #define MTNIC_BC_ONES(size) (~((int)0x80000000 >> (31 - size)))
73 #define MTNIC_BC_MASK(bc) \
74         (MTNIC_BC_ONES(MTNIC_BC_SZ(bc)) << MTNIC_BC_OFF(bc))
75 #define MTNIC_BC_VAL(val, bc) \
76         (((val) & MTNIC_BC_ONES(MTNIC_BC_SZ(bc))) << MTNIC_BC_OFF(bc))
77 /*
78  * Sub word fields - bit code base extraction/setting etc
79  */
80
81 /* Encode two values */
82 #define MTNIC_BC(off, size) ((off << 8) | (size & 0xff))
83
84 /* Get value of field 'bc' from 'x' */
85 #define MTNIC_BC_GET(x, bc) \
86         (((x) >> MTNIC_BC_OFF(bc)) & MTNIC_BC_ONES(MTNIC_BC_SZ(bc)))
87
88 /* Set value of field 'bc' of 'x' to 'val' */
89 #define MTNIC_BC_SET(x, val, bc) \
90         ((x) = ((x) & ~MTNIC_BC_MASK(bc)) | MTNIC_BC_VAL(val, bc))
91
92 /* Like MTNIC_BC_SET, except the previous value is assumed to be 0 */
93 #define MTNIC_BC_PUT(x, val, bc) ((x) |= MTNIC_BC_VAL(val, bc))
94
95
96
97 /*
98  * Device constants
99  */
100 typedef enum mtnic_if_cmd {
101         /* NIC commands: */
102         MTNIC_IF_CMD_QUERY_FW  = 0x004, /* query FW (size, version, etc) */
103         MTNIC_IF_CMD_MAP_FW    = 0xfff, /* map pages for FW image */
104         MTNIC_IF_CMD_RUN_FW    = 0xff6, /* run the FW */
105         MTNIC_IF_CMD_QUERY_CAP = 0x001, /* query MTNIC capabilities */
106         MTNIC_IF_CMD_MAP_PAGES = 0x002, /* map physical pages to HW */
107         MTNIC_IF_CMD_OPEN_NIC  = 0x003, /* run the firmware */
108         MTNIC_IF_CMD_CONFIG_RX = 0x005, /* general receive configuration */
109         MTNIC_IF_CMD_CONFIG_TX = 0x006, /* general transmit configuration */
110         MTNIC_IF_CMD_CONFIG_INT_FREQ = 0x007, /* interrupt timers freq limits */
111         MTNIC_IF_CMD_HEART_BEAT = 0x008, /* NOP command testing liveliness */
112         MTNIC_IF_CMD_CLOSE_NIC = 0x009, /* release memory and stop the NIC */
113
114         /* Port commands: */
115         MTNIC_IF_CMD_CONFIG_PORT_RSS_STEER     = 0x10, /* set RSS mode */
116         MTNIC_IF_CMD_SET_PORT_RSS_INDIRECTION  = 0x11, /* set RSS indirection tbl */
117         MTNIC_IF_CMD_CONFIG_PORT_PRIO_STEERING = 0x12, /* set PRIORITY mode */
118         MTNIC_IF_CMD_CONFIG_PORT_ADDR_STEER    = 0x13, /* set Address steer mode */
119         MTNIC_IF_CMD_CONFIG_PORT_VLAN_FILTER   = 0x14, /* configure VLAN filter */
120         MTNIC_IF_CMD_CONFIG_PORT_MCAST_FILTER  = 0x15, /* configure mcast filter */
121         MTNIC_IF_CMD_ENABLE_PORT_MCAST_FILTER  = 0x16, /* enable/disable */
122         MTNIC_IF_CMD_SET_PORT_MTU              = 0x17, /* set port MTU */
123         MTNIC_IF_CMD_SET_PORT_PROMISCUOUS_MODE = 0x18, /* enable/disable promisc */
124         MTNIC_IF_CMD_SET_PORT_DEFAULT_RING     = 0x19, /* set the default ring */
125         MTNIC_IF_CMD_SET_PORT_STATE            = 0x1a, /* set link up/down */
126         MTNIC_IF_CMD_DUMP_STAT                 = 0x1b, /* dump statistics */
127         MTNIC_IF_CMD_ARM_PORT_STATE_EVENT      = 0x1c, /* arm the port state event */
128
129         /* Ring / Completion queue commands: */
130         MTNIC_IF_CMD_CONFIG_CQ            = 0x20,  /* set up completion queue */
131         MTNIC_IF_CMD_CONFIG_RX_RING       = 0x21,  /* setup Rx ring */
132         MTNIC_IF_CMD_SET_RX_RING_ADDR     = 0x22,  /* set Rx ring filter by address */
133         MTNIC_IF_CMD_SET_RX_RING_MCAST    = 0x23,  /* set Rx ring mcast filter */
134         MTNIC_IF_CMD_ARM_RX_RING_WM       = 0x24,  /* one-time low-watermark INT */
135         MTNIC_IF_CMD_CONFIG_TX_RING       = 0x25,  /* set up Tx ring */
136         MTNIC_IF_CMD_ENFORCE_TX_RING_ADDR = 0x26,  /* setup anti spoofing */
137         MTNIC_IF_CMD_CONFIG_EQ            = 0x27,  /* config EQ ring */
138         MTNIC_IF_CMD_RELEASE_RESOURCE     = 0x28,  /* release internal ref to resource */
139 }
140 mtnic_if_cmd_t;
141
142
143 /** selectors for MTNIC_IF_CMD_QUERY_CAP */
144 typedef enum mtnic_if_caps {
145         MTNIC_IF_CAP_MAX_TX_RING_PER_PORT = 0x0,
146         MTNIC_IF_CAP_MAX_RX_RING_PER_PORT = 0x1,
147         MTNIC_IF_CAP_MAX_CQ_PER_PORT      = 0x2,
148         MTNIC_IF_CAP_NUM_PORTS            = 0x3,
149         MTNIC_IF_CAP_MAX_TX_DESC          = 0x4,
150         MTNIC_IF_CAP_MAX_RX_DESC          = 0x5,
151         MTNIC_IF_CAP_MAX_CQES             = 0x6,
152         MTNIC_IF_CAP_MAX_TX_SG_ENTRIES    = 0x7,
153         MTNIC_IF_CAP_MAX_RX_SG_ENTRIES    = 0x8,
154         MTNIC_IF_CAP_MEM_KEY              = 0x9, /* key to mem (after map_pages) */
155         MTNIC_IF_CAP_RSS_HASH_TYPE        = 0xa, /* one of mtnic_if_rss_types_t */
156         MTNIC_IF_CAP_MAX_PORT_UCAST_ADDR  = 0xc,
157         MTNIC_IF_CAP_MAX_RING_UCAST_ADDR  = 0xd, /* only for ADDR steer */
158         MTNIC_IF_CAP_MAX_PORT_MCAST_ADDR  = 0xe,
159         MTNIC_IF_CAP_MAX_RING_MCAST_ADDR  = 0xf, /* only for ADDR steer */
160         MTNIC_IF_CAP_INTA                 = 0x10,
161         MTNIC_IF_CAP_BOARD_ID_LOW         = 0x11,
162         MTNIC_IF_CAP_BOARD_ID_HIGH        = 0x12,
163         MTNIC_IF_CAP_TX_CQ_DB_OFFSET      = 0x13, /* offset in bytes for TX, CQ doorbell record */
164         MTNIC_IF_CAP_EQ_DB_OFFSET         = 0x14, /* offset in bytes for EQ doorbell record */
165
166         /* These are per port - using port number from cap modifier field */
167         MTNIC_IF_CAP_SPEED                = 0x20,
168         MTNIC_IF_CAP_DEFAULT_MAC          = 0x21,
169         MTNIC_IF_CAP_EQ_OFFSET            = 0x22,
170         MTNIC_IF_CAP_CQ_OFFSET            = 0x23,
171         MTNIC_IF_CAP_TX_OFFSET            = 0x24,
172         MTNIC_IF_CAP_RX_OFFSET            = 0x25,
173
174 } mtnic_if_caps_t;
175
176 typedef enum mtnic_if_steer_types {
177         MTNIC_IF_STEER_NONE     = 0,
178         MTNIC_IF_STEER_PRIORITY = 1,
179         MTNIC_IF_STEER_RSS      = 2,
180         MTNIC_IF_STEER_ADDRESS  = 3,
181 } mtnic_if_steer_types_t;
182
183 /** types of memory access modes */
184 typedef enum mtnic_if_memory_types {
185         MTNIC_IF_MEM_TYPE_SNOOP = 1,
186         MTNIC_IF_MEM_TYPE_NO_SNOOP = 2
187 } mtnic_if_memory_types_t;
188
189
190 enum {
191         MTNIC_HCR_BASE          = 0x1f000,
192         MTNIC_HCR_SIZE          = 0x0001c,
193         MTNIC_CLR_INT_SIZE      = 0x00008,
194 };
195
196 #define MELLANOX_VENDOR_ID      0x15b3
197 #define MTNIC_DEVICE_ID         0x00a00190
198 #define MTNIC_RESET_OFFSET      0xF0010
199 #define MTNIC_DEVICE_ID_OFFSET  0xF0014
200
201
202
203
204
205
206
207 /********************************************************************
208 * Device private data structures
209 *
210 * This section contains structures of all device private data:
211 *       descriptors, rings, CQs, EQ ....
212 *
213 *
214 *********************************************************************/
215 /*
216  * Descriptor format
217  */
218 struct mtnic_ctrl_seg {
219         u32 op_own;
220 #define MTNIC_BIT_DESC_OWN      0x80000000
221 #define MTNIC_OPCODE_SEND       0xa
222         u32 size_vlan;
223         u32 flags;
224 #define MTNIC_BIT_NO_ICRC       0x2
225 #define MTNIC_BIT_TX_COMP       0xc
226         u32 reserved;
227 };
228
229 struct mtnic_data_seg {
230         u32 count;
231 #define MTNIC_INLINE            0x80000000
232         u32 mem_type;
233 #define MTNIC_MEMTYPE_PAD       0x100
234         u32 addr_h;
235         u32 addr_l;
236 };
237
238 struct mtnic_tx_desc {
239         struct mtnic_ctrl_seg ctrl;
240         struct mtnic_data_seg data; /* at least one data segment */
241 };
242
243 struct mtnic_rx_desc {
244         u16 reserved1;
245         u16 next;
246         u32 reserved2[3];
247         struct mtnic_data_seg data; /* actual number of entries depends on
248                                 * rx ring stride */
249 };
250
251 /*
252  * Rings
253  */
254 struct mtnic_rx_db_record {
255         u32 count;
256 };
257
258 struct mtnic_ring {
259         u32 size; /* REMOVE ____cacheline_aligned_in_smp; *//* number of Rx descs or TXBBs */
260         u32 size_mask;
261         u16 stride;
262         u16 cq; /* index of port CQ associated with this ring */
263         u32 prod;
264         u32 cons; /* holds the last consumed index */
265
266         /* Buffers */
267         u32 buf_size; /* ring buffer size in bytes */
268         dma_addr_t dma;
269         void *buf;
270         struct io_buffer *iobuf[UNITS_BUFFER_SIZE];
271
272         /* Tx only */
273         struct mtnic_txcq_db *txcq_db;
274         u32 db_offset;
275
276         /* Rx ring only */
277         dma_addr_t iobuf_dma;
278         struct mtnic_rx_db_record *db;
279         dma_addr_t db_dma;
280 };
281
282 /*
283  * CQ
284  */
285
286 struct mtnic_cqe {
287         u8 vp; /* VLAN present */
288         u8 reserved1[3];
289         u32 rss_hash;
290         u32 reserved2;
291         u16 vlan_prio;
292         u16 reserved3;
293         u8 flags_h;
294         u8 flags_l_rht;
295         u8 ipv6_mask;
296         u8 enc_bf;
297 #define MTNIC_BIT_BAD_FCS       0x10
298 #define MTNIC_OPCODE_ERROR      0x1e
299         u32 byte_cnt;
300         u16 index;
301         u16 chksum;
302         u8 reserved4[3];
303         u8 op_tr_own;
304 #define MTNIC_BIT_CQ_OWN        0x80
305 };
306
307
308 struct mtnic_cq_db_record {
309         u32 update_ci;
310         u32 cmd_ci;
311 };
312
313 struct mtnic_cq {
314         int num; /* CQ number (on attached port) */
315         u32 size; /* number of CQEs in CQ */
316         u32 last; /* number of CQEs consumed */
317         struct mtnic_cq_db_record *db;
318         struct net_device *dev;
319
320         dma_addr_t db_dma;
321         u8 is_rx;
322         u16 ring; /* ring associated with this CQ */
323         u32 offset_ind;
324
325         /* CQE ring */
326         u32 buf_size; /* ring size in bytes */
327         struct mtnic_cqe *buf;
328         dma_addr_t dma;
329 };
330
331 /*
332  * EQ
333  */
334
335 struct mtnic_eqe {
336         u8 reserved1;
337         u8 type;
338         u8 reserved2;
339         u8 subtype;
340         u8 reserved3[3];
341         u8 ring_cq;
342         u32 reserved4;
343         u8 port;
344 #define MTNIC_MASK_EQE_PORT    MTNIC_BC(4,2)
345         u8 reserved5[2];
346         u8 syndrome;
347         u8 reserved6[15];
348         u8 own;
349 #define MTNIC_BIT_EQE_OWN      0x80
350 };
351
352 struct mtnic_eq {
353         u32 size; /* number of EQEs in ring */
354         u32 buf_size; /* EQ size in bytes */
355         void *buf;
356         dma_addr_t dma;
357 };
358
359 enum mtnic_state {
360         CARD_DOWN,
361         CARD_INITIALIZED,
362         CARD_UP
363 };
364
365 /* FW */
366 struct mtnic_pages {
367         u32 num;
368         u32 *buf;
369 };
370 struct mtnic_err_buf {
371         u64 offset;
372         u32 size;
373 };
374
375
376
377 struct mtnic_cmd {
378         void                     *buf;
379         u32                     mapping;
380         u32                       tbit;
381 };
382
383
384 struct mtnic_txcq_db {
385         u32 reserved1[5];
386         u32 send_db;
387         u32 reserved2[2];
388         u32 cq_arm;
389         u32 cq_ci;
390 };
391
392
393
394 /*
395  * Device private data
396  *
397  */
398 struct mtnic_priv {
399         struct net_device *dev;
400         struct pci_device *pdev;
401         u8 port;
402
403         enum mtnic_state                state;
404         /* Firmware and board info */
405         u64                             fw_ver;
406         struct {
407                 struct mtnic_pages      fw_pages;
408                 struct mtnic_pages      extra_pages;
409                 struct mtnic_err_buf    err_buf;
410                 u16                     ifc_rev;
411                 u8                      num_ports;
412                 u64                     mac[MTNIC_MAX_PORTS];
413                 u16                     cq_offset;
414                 u16                     tx_offset[MTNIC_MAX_PORTS];
415                 u16                     rx_offset[MTNIC_MAX_PORTS];
416                 u32                     mem_type_snoop_be;
417                 u32                     txcq_db_offset;
418                 u32                     eq_db_offset;
419         } fw;
420
421
422         struct mtnic_if_cmd_reg         *hcr;
423         struct mtnic_cmd                cmd;
424
425         /* TX, RX, CQs, EQ */
426         struct mtnic_ring tx_ring;
427         struct mtnic_ring rx_ring;
428         struct mtnic_cq cq[NUM_CQS];
429         struct mtnic_eq                 eq;
430         u32                             *eq_db;
431         u32                             poll_counter;
432 };
433
434
435
436
437
438
439
440
441
442
443
444
445 /***************************************************************************
446  * NIC COMMANDS
447  *
448  * The section below provides struct definition for commands parameters,
449  * and arguments values enumeration.
450  *
451  * The format used for the struct names is:
452  * mtnic_if_<cmd name>_<in|out>_<imm|mbox>
453  *
454  ***************************************************************************/
455 /**
456  *  Command Register (Command interface)
457  */
458 struct mtnic_if_cmd_reg {
459         unsigned long in_param_h;
460         u32 in_param_l;
461         u32 input_modifier;
462         u32 out_param_h;
463         u32 out_param_l;
464         u32 token;
465 #define MTNIC_MASK_CMD_REG_TOKEN         MTNIC_BC(16,32)
466         u32 status_go_opcode;
467 #define MTNIC_MASK_CMD_REG_OPCODE MTNIC_BC(0,16)
468 #define MTNIC_MASK_CMD_REG_T_BIT  MTNIC_BC(21,1)
469 #define MTNIC_MASK_CMD_REG_GO_BIT MTNIC_BC(23,1)
470 #define MTNIC_MASK_CMD_REG_STATUS MTNIC_BC(24,8)
471 };
472
473
474
475 /* CMD QUERY_FW */
476 struct mtnic_if_query_fw_out_mbox {
477         u16 fw_pages;   /* Total number of memory pages the device requires */
478         u16 rev_maj;
479         u16 rev_smin;
480         u16 rev_min;
481         u16 reserved1;
482         u16 ifc_rev;    /* major revision of the command interface */
483         u8  ft;
484         u8  reserved2[3];
485         u32 reserved3[4];
486         u64 clr_int_base;
487         u32 reserved4[2];
488         u64 err_buf_start;
489         u32 err_buf_size;
490 };
491
492 /* CMD MTNIC_IF_CMD_QUERY_CAP */
493 struct mtnic_if_query_cap_in_imm {
494         u16 reserved1;
495         u8               cap_modifier;   /* a modifier for the particular capability */
496         u8               cap_index;      /* the index of the capability queried */
497         u32 reserved2;
498 };
499
500 /* CMD OPEN_NIC */
501 struct mtnic_if_open_nic_in_mbox {
502     u16 reserved1;
503     u16 mkey; /* number of mem keys for all chip*/
504     u32 mkey_entry; /* mem key entries for each key*/
505     u8 log_rx_p1; /* log2 rx rings for port1 */
506     u8 log_cq_p1; /* log2 cq for port1 */
507     u8 log_tx_p1; /* log2 tx rings for port1 */
508     u8 steer_p1;  /* port 1 steering mode */
509     u16 reserved2;
510     u8 log_vlan_p1; /* log2 vlan per rx port1 */
511     u8 log_mac_p1;  /* log2 mac per rx port1 */
512
513     u8 log_rx_p2; /* log2 rx rings for port1 */
514     u8 log_cq_p2; /* log2 cq for port1 */
515     u8 log_tx_p2; /* log2 tx rings for port1 */
516     u8 steer_p2;  /* port 1 steering mode */
517     u16 reserved3;
518     u8 log_vlan_p2; /* log2 vlan per rx port1 */
519     u8 log_mac_p2;  /* log2 mac per rx port1 */
520 };
521
522 /* CMD CONFIG_RX */
523 struct mtnic_if_config_rx_in_imm {
524         u16 spkt_size; /* size of small packets interrupts enabled on CQ */
525         u16 resp_rcv_pause_frm_mcast_vlan_comp; /* Two flags see MASK below */
526         /* Enable response to receive pause frames */
527         /* Use VLAN in exact-match multicast checks (see SET_RX_RING_MCAST) */
528 };
529
530 /* CMD CONFIG_TX */
531 struct mtnic_if_config_send_in_imm {
532         u32  enph_gpf; /* Enable PseudoHeader and GeneratePauseFrames flags */
533         u32  reserved;
534 };
535
536 /* CMD HEART_BEAT */
537 struct mtnic_if_heart_beat_out_imm {
538     u32 flags; /* several flags */
539 #define MTNIC_MASK_HEAR_BEAT_INT_ERROR  MTNIC_BC(31,1)
540     u32 reserved;
541 };
542
543
544 /*
545  * PORT COMMANDS
546  */
547 /* CMD CONFIG_PORT_VLAN_FILTER */
548 /* in mbox is a 4K bits mask - bit per VLAN */
549 struct mtnic_if_config_port_vlan_filter_in_mbox {
550     u64 filter[64]; /* vlans[63:0] sit in filter[0], vlans[127:64] sit in filter[1] ..  */
551 };
552
553
554 /* CMD SET_PORT_MTU */
555 struct mtnic_if_set_port_mtu_in_imm {
556         u16 reserved1;
557         u16 mtu;                        /* The MTU of the port in bytes */
558         u32 reserved2;
559 };
560
561 /* CMD SET_PORT_DEFAULT_RING */
562 struct mtnic_if_set_port_default_ring_in_imm {
563         u8 reserved1[3];
564         u8 ring; /* Index of ring that collects promiscuous traffic */
565         u32 reserved2;
566 };
567
568 /* CMD SET_PORT_STATE */
569 struct mtnic_if_set_port_state_in_imm {
570         u32 state; /* if 1 the port state should be up */
571 #define MTNIC_MASK_CONFIG_PORT_STATE MTNIC_BC(0,1)
572         u32 reserved;
573 };
574
575 /* CMD CONFIG_CQ */
576 struct mtnic_if_config_cq_in_mbox {
577         u8           reserved1;
578         u8           cq;
579         u8           size;        /* Num CQs is 2^size (size <= 22) */
580         u8           offset; /* start address of CQE in first page (11:6) */
581         u16  tlast;      /* interrupt moderation timer from last completion usec */
582         u8      flags;  /* flags */
583         u8          int_vector; /* MSI index if MSI is enabled, otherwise reserved */
584         u16 reserved2;
585         u16 max_cnt;    /* interrupt moderation counter */
586         u8          page_size;   /* each mapped page is 2^(12+page_size) bytes */
587         u8       reserved4[3];
588         u32 db_record_addr_h;  /*physical address of CQ doorbell record */
589         u32 db_record_addr_l;  /*physical address of CQ doorbell record */
590         u32 page_address[0]; /* 64 bit page addresses of CQ buffer */
591 };
592
593 /* CMD CONFIG_RX_RING */
594 struct mtnic_if_config_rx_ring_in_mbox {
595         u8       reserved1;
596         u8       ring;                          /* The ring index (with offset) */
597         u8       stride_size;           /* stride and size */
598         /* Entry size = 16* (2^stride) bytes */
599 #define MTNIC_MASK_CONFIG_RX_RING_STRIDE     MTNIC_BC(4,3)
600         /* Rx ring size is 2^size entries */
601 #define MTNIC_MASK_CONFIG_RX_RING_SIZE        MTNIC_BC(0,4)
602         u8       flags;                         /* Bit0 - header separation */
603         u8       page_size;                       /* Each mapped page is 2^(12+page_size) bytes */
604         u8       reserved2[2];
605         u8       cq;                                      /* CQ associated with this ring */
606         u32      db_record_addr_h;
607         u32      db_record_addr_l;
608         u32      page_address[0];/* Array of 2^size 64b page descriptor addresses */
609                                                                   /* Must hold all Rx descriptors + doorbell record. */
610 };
611
612 /* The modifier for SET_RX_RING_ADDR */
613 struct mtnic_if_set_rx_ring_modifier {
614         u8 reserved;
615         u8 port_num;
616         u8 index;
617         u8 ring;
618 };
619
620 /* CMD SET_RX_RING_ADDR */
621 struct mtnic_if_set_rx_ring_addr_in_imm {
622         u16 mac_47_32;           /* UCAST MAC Address bits 47:32 */
623         u16 flags_vlan_id; /* MAC/VLAN flags and vlan id */
624 #define MTNIC_MASK_SET_RX_RING_ADDR_VLAN_ID MTNIC_BC(0,12)
625 #define MTNIC_MASK_SET_RX_RING_ADDR_BY_MAC  MTNIC_BC(12,1)
626 #define MTNIC_MASK_SET_RX_RING_ADDR_BY_VLAN MTNIC_BC(13,1)
627         u32 mac_31_0;   /* UCAST MAC Address bits 31:0 */
628 };
629
630 /* CMD CONFIG_TX_RING */
631 struct mtnic_if_config_send_ring_in_mbox {
632         u16 ring;                       /* The ring index (with offset) */
633 #define MTNIC_MASK_CONFIG_TX_RING_INDEX  MTNIC_BC(0,8)
634         u8       size;                          /* Tx ring size is 32*2^size bytes */
635 #define MTNIC_MASK_CONFIG_TX_RING_SIZE    MTNIC_BC(0,4)
636         u8       reserved;
637         u8       page_size;                     /* Each mapped page is 2^(12+page_size) bytes */
638         u8       qos_class;                     /* The COS used for this Tx */
639         u16 cq;                         /* CQ associated with this ring */
640 #define MTNIC_MASK_CONFIG_TX_CQ_INDEX     MTNIC_BC(0,8)
641         u32 page_address[0]; /* 64 bit page addresses of descriptor buffer. */
642                         /* The buffer must accommodate all Tx descriptors */
643 };
644
645 /* CMD CONFIG_EQ */
646 struct mtnic_if_config_eq_in_mbox {
647         u8 reserved1;
648         u8 int_vector; /* MSI index if MSI enabled; otherwise reserved */
649 #define MTNIC_MASK_CONFIG_EQ_INT_VEC MTNIC_BC(0,6)
650         u8 size;                        /* Num CQs is 2^size entries (size <= 22) */
651 #define MTNIC_MASK_CONFIG_EQ_SIZE        MTNIC_BC(0,5)
652         u8 offset;              /* Start address of CQE in first page (11:6) */
653 #define MTNIC_MASK_CONFIG_EQ_OFFSET      MTNIC_BC(0,6)
654         u8 page_size; /* Each mapped page is 2^(12+page_size) bytes*/
655         u8 reserved[3];
656         u32 page_address[0]; /* 64 bit page addresses of EQ buffer */
657 };
658
659 /* CMD RELEASE_RESOURCE */
660 enum mtnic_if_resource_types {
661         MTNIC_IF_RESOURCE_TYPE_CQ = 0,
662         MTNIC_IF_RESOURCE_TYPE_RX_RING,
663         MTNIC_IF_RESOURCE_TYPE_TX_RING,
664         MTNIC_IF_RESOURCE_TYPE_EQ
665 };
666
667 struct mtnic_if_release_resource_in_imm {
668         u8 reserved1;
669         u8 index;         /* must be 0 for TYPE_EQ */
670         u8 reserved2;
671         u8 type;          /* see enum mtnic_if_resource_types */
672         u32 reserved3;
673 };
674
675
676
677
678
679
680
681
682
683 /*******************************************************************
684 *
685 * PCI addon structures
686 *
687 ********************************************************************/
688
689 struct pcidev {
690         unsigned long bar[6];
691         u32 dev_config_space[64];
692         struct pci_device *dev;
693         u8 bus;
694         u8 devfn;
695 };
696
697 struct dev_pci_struct {
698         struct pcidev dev;
699         struct pcidev br;
700 };
701
702 /* The only global var */
703 struct dev_pci_struct mtnic_pci_dev;
704
705
706
707 #endif /* H_MTNIC_IF_DEFS_H */
708