[e1000e] Add e1000e driver
[people/pcmattman/gpxe.git] / src / drivers / net / e1000e / e1000e_defines.h
1 /*******************************************************************************
2
3   Intel PRO/1000 Linux driver
4   Copyright(c) 1999 - 2009 Intel Corporation.
5
6   This program is free software; you can redistribute it and/or modify it
7   under the terms and conditions of the GNU General Public License,
8   version 2, as published by the Free Software Foundation.
9
10   This program is distributed in the hope it will be useful, but WITHOUT
11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
13   more details.
14
15   You should have received a copy of the GNU General Public License along with
16   this program; if not, write to the Free Software Foundation, Inc.,
17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
18
19   The full GNU General Public License is included in this distribution in
20   the file called "COPYING".
21
22   Contact Information:
23   Linux NICS <linux.nics@intel.com>
24   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
25   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
26
27 *******************************************************************************/
28
29 FILE_LICENCE ( GPL2_OR_LATER );
30
31 #ifndef _E1000E_DEFINES_H_
32 #define _E1000E_DEFINES_H_
33
34 /* Number of Transmit and Receive Descriptors must be a multiple of 8 */
35 #define REQ_TX_DESCRIPTOR_MULTIPLE  8
36 #define REQ_RX_DESCRIPTOR_MULTIPLE  8
37
38 /* Definitions for power management and wakeup registers */
39 /* Wake Up Control */
40 #define E1000_WUC_APME       0x00000001 /* APM Enable */
41 #define E1000_WUC_PME_EN     0x00000002 /* PME Enable */
42 #define E1000_WUC_PME_STATUS 0x00000004 /* PME Status */
43 #define E1000_WUC_APMPME     0x00000008 /* Assert PME on APM Wakeup */
44 #define E1000_WUC_LSCWE      0x00000010 /* Link Status wake up enable */
45 #define E1000_WUC_LSCWO      0x00000020 /* Link Status wake up override */
46 #define E1000_WUC_SPM        0x80000000 /* Enable SPM */
47 #define E1000_WUC_PHY_WAKE   0x00000100 /* if PHY supports wakeup */
48
49 /* Wake Up Filter Control */
50 #define E1000_WUFC_LNKC 0x00000001 /* Link Status Change Wakeup Enable */
51 #define E1000_WUFC_MAG  0x00000002 /* Magic Packet Wakeup Enable */
52 #define E1000_WUFC_EX   0x00000004 /* Directed Exact Wakeup Enable */
53 #define E1000_WUFC_MC   0x00000008 /* Directed Multicast Wakeup Enable */
54 #define E1000_WUFC_BC   0x00000010 /* Broadcast Wakeup Enable */
55 #define E1000_WUFC_ARP  0x00000020 /* ARP Request Packet Wakeup Enable */
56 #define E1000_WUFC_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Enable */
57 #define E1000_WUFC_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Enable */
58 #define E1000_WUFC_IGNORE_TCO_PHY 0x00000800 /* Ignore WakeOn TCO packets */
59 #define E1000_WUFC_FLX0_PHY      0x00001000 /* Flexible Filter 0 Enable */
60 #define E1000_WUFC_FLX1_PHY      0x00002000 /* Flexible Filter 1 Enable */
61 #define E1000_WUFC_FLX2_PHY      0x00004000 /* Flexible Filter 2 Enable */
62 #define E1000_WUFC_FLX3_PHY      0x00008000 /* Flexible Filter 3 Enable */
63 #define E1000_WUFC_FLX4_PHY      0x00000200 /* Flexible Filter 4 Enable */
64 #define E1000_WUFC_FLX5_PHY      0x00000400 /* Flexible Filter 5 Enable */
65 #define E1000_WUFC_IGNORE_TCO   0x00008000 /* Ignore WakeOn TCO packets */
66 #define E1000_WUFC_FLX0 0x00010000 /* Flexible Filter 0 Enable */
67 #define E1000_WUFC_FLX1 0x00020000 /* Flexible Filter 1 Enable */
68 #define E1000_WUFC_FLX2 0x00040000 /* Flexible Filter 2 Enable */
69 #define E1000_WUFC_FLX3 0x00080000 /* Flexible Filter 3 Enable */
70 #define E1000_WUFC_FLX4 0x00100000 /* Flexible Filter 4 Enable */
71 #define E1000_WUFC_FLX5 0x00200000 /* Flexible Filter 5 Enable */
72 #define E1000_WUFC_ALL_FILTERS_PHY_4 0x0000F0FF /*Mask for all wakeup filters*/
73 #define E1000_WUFC_FLX_OFFSET_PHY 12 /* Offset to the Flexible Filters bits */
74 #define E1000_WUFC_FLX_FILTERS_PHY_4 0x0000F000 /*Mask for 4 flexible filters*/
75 #define E1000_WUFC_ALL_FILTERS_PHY_6 0x0000F6FF /*Mask for 6 wakeup filters */
76 #define E1000_WUFC_FLX_FILTERS_PHY_6 0x0000F600 /*Mask for 6 flexible filters*/
77 #define E1000_WUFC_ALL_FILTERS  0x000F00FF /* Mask for all wakeup filters */
78 #define E1000_WUFC_ALL_FILTERS_6  0x003F00FF /* Mask for all 6 wakeup filters*/
79 #define E1000_WUFC_FLX_OFFSET   16 /* Offset to the Flexible Filters bits */
80 #define E1000_WUFC_FLX_FILTERS  0x000F0000 /*Mask for the 4 flexible filters */
81 #define E1000_WUFC_FLX_FILTERS_6  0x003F0000 /* Mask for 6 flexible filters */
82
83 /* Wake Up Status */
84 #define E1000_WUS_LNKC         E1000_WUFC_LNKC
85 #define E1000_WUS_MAG          E1000_WUFC_MAG
86 #define E1000_WUS_EX           E1000_WUFC_EX
87 #define E1000_WUS_MC           E1000_WUFC_MC
88 #define E1000_WUS_BC           E1000_WUFC_BC
89 #define E1000_WUS_ARP          E1000_WUFC_ARP
90 #define E1000_WUS_IPV4         E1000_WUFC_IPV4
91 #define E1000_WUS_IPV6         E1000_WUFC_IPV6
92 #define E1000_WUS_FLX0_PHY      E1000_WUFC_FLX0_PHY
93 #define E1000_WUS_FLX1_PHY      E1000_WUFC_FLX1_PHY
94 #define E1000_WUS_FLX2_PHY      E1000_WUFC_FLX2_PHY
95 #define E1000_WUS_FLX3_PHY      E1000_WUFC_FLX3_PHY
96 #define E1000_WUS_FLX_FILTERS_PHY_4        E1000_WUFC_FLX_FILTERS_PHY_4
97 #define E1000_WUS_FLX0         E1000_WUFC_FLX0
98 #define E1000_WUS_FLX1         E1000_WUFC_FLX1
99 #define E1000_WUS_FLX2         E1000_WUFC_FLX2
100 #define E1000_WUS_FLX3         E1000_WUFC_FLX3
101 #define E1000_WUS_FLX4         E1000_WUFC_FLX4
102 #define E1000_WUS_FLX5         E1000_WUFC_FLX5
103 #define E1000_WUS_FLX4_PHY         E1000_WUFC_FLX4_PHY
104 #define E1000_WUS_FLX5_PHY         E1000_WUFC_FLX5_PHY
105 #define E1000_WUS_FLX_FILTERS  E1000_WUFC_FLX_FILTERS
106 #define E1000_WUS_FLX_FILTERS_6  E1000_WUFC_FLX_FILTERS_6
107 #define E1000_WUS_FLX_FILTERS_PHY_6  E1000_WUFC_FLX_FILTERS_PHY_6
108
109 /* Wake Up Packet Length */
110 #define E1000_WUPL_LENGTH_MASK 0x0FFF   /* Only the lower 12 bits are valid */
111
112 /* Four Flexible Filters are supported */
113 #define E1000_FLEXIBLE_FILTER_COUNT_MAX 4
114 /* Six Flexible Filters are supported */
115 #define E1000_FLEXIBLE_FILTER_COUNT_MAX_6   6
116
117 /* Each Flexible Filter is at most 128 (0x80) bytes in length */
118 #define E1000_FLEXIBLE_FILTER_SIZE_MAX  128
119
120 #define E1000_FFLT_SIZE E1000_FLEXIBLE_FILTER_COUNT_MAX
121 #define E1000_FFLT_SIZE_6 E1000_FLEXIBLE_FILTER_COUNT_MAX_6
122 #define E1000_FFMT_SIZE E1000_FLEXIBLE_FILTER_SIZE_MAX
123 #define E1000_FFVT_SIZE E1000_FLEXIBLE_FILTER_SIZE_MAX
124
125 /* Extended Device Control */
126 #define E1000_CTRL_EXT_GPI0_EN   0x00000001 /* Maps SDP4 to GPI0 */
127 #define E1000_CTRL_EXT_GPI1_EN   0x00000002 /* Maps SDP5 to GPI1 */
128 #define E1000_CTRL_EXT_PHYINT_EN E1000_CTRL_EXT_GPI1_EN
129 #define E1000_CTRL_EXT_GPI2_EN   0x00000004 /* Maps SDP6 to GPI2 */
130 #define E1000_CTRL_EXT_GPI3_EN   0x00000008 /* Maps SDP7 to GPI3 */
131 /* Reserved (bits 4,5) in >= 82575 */
132 #define E1000_CTRL_EXT_SDP4_DATA 0x00000010 /* Value of SW Definable Pin 4 */
133 #define E1000_CTRL_EXT_SDP5_DATA 0x00000020 /* Value of SW Definable Pin 5 */
134 #define E1000_CTRL_EXT_PHY_INT   E1000_CTRL_EXT_SDP5_DATA
135 #define E1000_CTRL_EXT_SDP6_DATA 0x00000040 /* Value of SW Definable Pin 6 */
136 #define E1000_CTRL_EXT_SDP3_DATA 0x00000080 /* Value of SW Definable Pin 3 */
137 /* SDP 4/5 (bits 8,9) are reserved in >= 82575 */
138 #define E1000_CTRL_EXT_SDP4_DIR  0x00000100 /* Direction of SDP4 0=in 1=out */
139 #define E1000_CTRL_EXT_SDP5_DIR  0x00000200 /* Direction of SDP5 0=in 1=out */
140 #define E1000_CTRL_EXT_SDP6_DIR  0x00000400 /* Direction of SDP6 0=in 1=out */
141 #define E1000_CTRL_EXT_SDP3_DIR  0x00000800 /* Direction of SDP3 0=in 1=out */
142 #define E1000_CTRL_EXT_ASDCHK    0x00001000 /* Initiate an ASD sequence */
143 #define E1000_CTRL_EXT_EE_RST    0x00002000 /* Reinitialize from EEPROM */
144 #define E1000_CTRL_EXT_IPS       0x00004000 /* Invert Power State */
145 #define E1000_CTRL_EXT_SPD_BYPS  0x00008000 /* Speed Select Bypass */
146 #define E1000_CTRL_EXT_RO_DIS    0x00020000 /* Relaxed Ordering disable */
147 #define E1000_CTRL_EXT_DMA_DYN_CLK_EN 0x00080000 /* DMA Dynamic Clock Gating */
148 #define E1000_CTRL_EXT_LINK_MODE_MASK 0x00C00000
149 #define E1000_CTRL_EXT_LINK_MODE_GMII 0x00000000
150 #define E1000_CTRL_EXT_LINK_MODE_TBI  0x00C00000
151 #define E1000_CTRL_EXT_LINK_MODE_KMRN    0x00000000
152 #define E1000_CTRL_EXT_LINK_MODE_PCIE_SERDES  0x00C00000
153 #define E1000_CTRL_EXT_LINK_MODE_PCIX_SERDES  0x00800000
154 #define E1000_CTRL_EXT_LINK_MODE_SGMII   0x00800000
155 #define E1000_CTRL_EXT_EIAME          0x01000000
156 #define E1000_CTRL_EXT_IRCA           0x00000001
157 #define E1000_CTRL_EXT_WR_WMARK_MASK  0x03000000
158 #define E1000_CTRL_EXT_WR_WMARK_256   0x00000000
159 #define E1000_CTRL_EXT_WR_WMARK_320   0x01000000
160 #define E1000_CTRL_EXT_WR_WMARK_384   0x02000000
161 #define E1000_CTRL_EXT_WR_WMARK_448   0x03000000
162 #define E1000_CTRL_EXT_CANC           0x04000000 /* Int delay cancellation */
163 #define E1000_CTRL_EXT_DRV_LOAD       0x10000000 /* Driver loaded bit for FW */
164 /* IAME enable bit (27) was removed in >= 82575 */
165 #define E1000_CTRL_EXT_IAME          0x08000000 /* Int acknowledge Auto-mask */
166 #define E1000_CRTL_EXT_PB_PAREN       0x01000000 /* packet buffer parity error
167                                                   * detection enabled */
168 #define E1000_CTRL_EXT_DF_PAREN       0x02000000 /* descriptor FIFO parity
169                                                   * error detection enable */
170 #define E1000_CTRL_EXT_GHOST_PAREN    0x40000000
171 #define E1000_CTRL_EXT_PBA_CLR        0x80000000 /* PBA Clear */
172 #define E1000_CTRL_EXT_LSECCK         0x00001000
173 #define E1000_CTRL_EXT_PHYPDEN        0x00100000
174 #define E1000_I2CCMD_REG_ADDR_SHIFT   16
175 #define E1000_I2CCMD_REG_ADDR         0x00FF0000
176 #define E1000_I2CCMD_PHY_ADDR_SHIFT   24
177 #define E1000_I2CCMD_PHY_ADDR         0x07000000
178 #define E1000_I2CCMD_OPCODE_READ      0x08000000
179 #define E1000_I2CCMD_OPCODE_WRITE     0x00000000
180 #define E1000_I2CCMD_RESET            0x10000000
181 #define E1000_I2CCMD_READY            0x20000000
182 #define E1000_I2CCMD_INTERRUPT_ENA    0x40000000
183 #define E1000_I2CCMD_ERROR            0x80000000
184 #define E1000_MAX_SGMII_PHY_REG_ADDR  255
185 #define E1000_I2CCMD_PHY_TIMEOUT      200
186
187 /* Receive Descriptor bit definitions */
188 #define E1000_RXD_STAT_DD       0x01    /* Descriptor Done */
189 #define E1000_RXD_STAT_EOP      0x02    /* End of Packet */
190 #define E1000_RXD_STAT_IXSM     0x04    /* Ignore checksum */
191 #define E1000_RXD_STAT_VP       0x08    /* IEEE VLAN Packet */
192 #define E1000_RXD_STAT_UDPCS    0x10    /* UDP xsum calculated */
193 #define E1000_RXD_STAT_TCPCS    0x20    /* TCP xsum calculated */
194 #define E1000_RXD_STAT_IPCS     0x40    /* IP xsum calculated */
195 #define E1000_RXD_STAT_PIF      0x80    /* passed in-exact filter */
196 #define E1000_RXD_STAT_CRCV     0x100   /* Speculative CRC Valid */
197 #define E1000_RXD_STAT_IPIDV    0x200   /* IP identification valid */
198 #define E1000_RXD_STAT_UDPV     0x400   /* Valid UDP checksum */
199 #define E1000_RXD_STAT_DYNINT   0x800   /* Pkt caused INT via DYNINT */
200 #define E1000_RXD_STAT_ACK      0x8000  /* ACK Packet indication */
201 #define E1000_RXD_ERR_CE        0x01    /* CRC Error */
202 #define E1000_RXD_ERR_SE        0x02    /* Symbol Error */
203 #define E1000_RXD_ERR_SEQ       0x04    /* Sequence Error */
204 #define E1000_RXD_ERR_CXE       0x10    /* Carrier Extension Error */
205 #define E1000_RXD_ERR_TCPE      0x20    /* TCP/UDP Checksum Error */
206 #define E1000_RXD_ERR_IPE       0x40    /* IP Checksum Error */
207 #define E1000_RXD_ERR_RXE       0x80    /* Rx Data Error */
208 #define E1000_RXD_SPC_VLAN_MASK 0x0FFF  /* VLAN ID is in lower 12 bits */
209 #define E1000_RXD_SPC_PRI_MASK  0xE000  /* Priority is in upper 3 bits */
210 #define E1000_RXD_SPC_PRI_SHIFT 13
211 #define E1000_RXD_SPC_CFI_MASK  0x1000  /* CFI is bit 12 */
212 #define E1000_RXD_SPC_CFI_SHIFT 12
213
214 #define E1000_RXDEXT_STATERR_CE    0x01000000
215 #define E1000_RXDEXT_STATERR_SE    0x02000000
216 #define E1000_RXDEXT_STATERR_SEQ   0x04000000
217 #define E1000_RXDEXT_STATERR_CXE   0x10000000
218 #define E1000_RXDEXT_STATERR_TCPE  0x20000000
219 #define E1000_RXDEXT_STATERR_IPE   0x40000000
220 #define E1000_RXDEXT_STATERR_RXE   0x80000000
221
222 #define E1000_RXDEXT_LSECH                0x01000000
223 #define E1000_RXDEXT_LSECE_MASK           0x60000000
224 #define E1000_RXDEXT_LSECE_NO_ERROR       0x00000000
225 #define E1000_RXDEXT_LSECE_NO_SA_MATCH    0x20000000
226 #define E1000_RXDEXT_LSECE_REPLAY_DETECT  0x40000000
227 #define E1000_RXDEXT_LSECE_BAD_SIG        0x60000000
228
229 /* mask to determine if packets should be dropped due to frame errors */
230 #define E1000_RXD_ERR_FRAME_ERR_MASK ( \
231     E1000_RXD_ERR_CE  |                \
232     E1000_RXD_ERR_SE  |                \
233     E1000_RXD_ERR_SEQ |                \
234     E1000_RXD_ERR_CXE |                \
235     E1000_RXD_ERR_RXE)
236
237 /* Same mask, but for extended and packet split descriptors */
238 #define E1000_RXDEXT_ERR_FRAME_ERR_MASK ( \
239     E1000_RXDEXT_STATERR_CE  |            \
240     E1000_RXDEXT_STATERR_SE  |            \
241     E1000_RXDEXT_STATERR_SEQ |            \
242     E1000_RXDEXT_STATERR_CXE |            \
243     E1000_RXDEXT_STATERR_RXE)
244
245 #define E1000_MRQC_ENABLE_MASK                 0x00000007
246 #define E1000_MRQC_ENABLE_RSS_2Q               0x00000001
247 #define E1000_MRQC_ENABLE_RSS_INT              0x00000004
248 #define E1000_MRQC_RSS_FIELD_MASK              0xFFFF0000
249 #define E1000_MRQC_RSS_FIELD_IPV4_TCP          0x00010000
250 #define E1000_MRQC_RSS_FIELD_IPV4              0x00020000
251 #define E1000_MRQC_RSS_FIELD_IPV6_TCP_EX       0x00040000
252 #define E1000_MRQC_RSS_FIELD_IPV6_EX           0x00080000
253 #define E1000_MRQC_RSS_FIELD_IPV6              0x00100000
254 #define E1000_MRQC_RSS_FIELD_IPV6_TCP          0x00200000
255
256 #define E1000_RXDPS_HDRSTAT_HDRSP              0x00008000
257 #define E1000_RXDPS_HDRSTAT_HDRLEN_MASK        0x000003FF
258
259 /* Management Control */
260 #define E1000_MANC_SMBUS_EN      0x00000001 /* SMBus Enabled - RO */
261 #define E1000_MANC_ASF_EN        0x00000002 /* ASF Enabled - RO */
262 #define E1000_MANC_R_ON_FORCE    0x00000004 /* Reset on Force TCO - RO */
263 #define E1000_MANC_RMCP_EN       0x00000100 /* Enable RCMP 026Fh Filtering */
264 #define E1000_MANC_0298_EN       0x00000200 /* Enable RCMP 0298h Filtering */
265 #define E1000_MANC_IPV4_EN       0x00000400 /* Enable IPv4 */
266 #define E1000_MANC_IPV6_EN       0x00000800 /* Enable IPv6 */
267 #define E1000_MANC_SNAP_EN       0x00001000 /* Accept LLC/SNAP */
268 #define E1000_MANC_ARP_EN        0x00002000 /* Enable ARP Request Filtering */
269 /* Enable Neighbor Discovery Filtering */
270 #define E1000_MANC_NEIGHBOR_EN   0x00004000
271 #define E1000_MANC_ARP_RES_EN    0x00008000 /* Enable ARP response Filtering */
272 #define E1000_MANC_TCO_RESET     0x00010000 /* TCO Reset Occurred */
273 #define E1000_MANC_RCV_TCO_EN    0x00020000 /* Receive TCO Packets Enabled */
274 #define E1000_MANC_REPORT_STATUS 0x00040000 /* Status Reporting Enabled */
275 #define E1000_MANC_RCV_ALL       0x00080000 /* Receive All Enabled */
276 #define E1000_MANC_BLK_PHY_RST_ON_IDE   0x00040000 /* Block phy resets */
277 /* Enable MAC address filtering */
278 #define E1000_MANC_EN_MAC_ADDR_FILTER   0x00100000
279 /* Enable MNG packets to host memory */
280 #define E1000_MANC_EN_MNG2HOST   0x00200000
281 /* Enable IP address filtering */
282 #define E1000_MANC_EN_IP_ADDR_FILTER    0x00400000
283 #define E1000_MANC_EN_XSUM_FILTER   0x00800000 /* Enable checksum filtering */
284 #define E1000_MANC_BR_EN            0x01000000 /* Enable broadcast filtering */
285 #define E1000_MANC_SMB_REQ       0x01000000 /* SMBus Request */
286 #define E1000_MANC_SMB_GNT       0x02000000 /* SMBus Grant */
287 #define E1000_MANC_SMB_CLK_IN    0x04000000 /* SMBus Clock In */
288 #define E1000_MANC_SMB_DATA_IN   0x08000000 /* SMBus Data In */
289 #define E1000_MANC_SMB_DATA_OUT  0x10000000 /* SMBus Data Out */
290 #define E1000_MANC_SMB_CLK_OUT   0x20000000 /* SMBus Clock Out */
291
292 #define E1000_MANC_SMB_DATA_OUT_SHIFT  28 /* SMBus Data Out Shift */
293 #define E1000_MANC_SMB_CLK_OUT_SHIFT   29 /* SMBus Clock Out Shift */
294
295 /* Receive Control */
296 #define E1000_RCTL_RST            0x00000001    /* Software reset */
297 #define E1000_RCTL_EN             0x00000002    /* enable */
298 #define E1000_RCTL_SBP            0x00000004    /* store bad packet */
299 #define E1000_RCTL_UPE            0x00000008    /* unicast promisc enable */
300 #define E1000_RCTL_MPE            0x00000010    /* multicast promisc enable */
301 #define E1000_RCTL_LPE            0x00000020    /* long packet enable */
302 #define E1000_RCTL_LBM_NO         0x00000000    /* no loopback mode */
303 #define E1000_RCTL_LBM_MAC        0x00000040    /* MAC loopback mode */
304 #define E1000_RCTL_LBM_SLP        0x00000080    /* serial link loopback mode */
305 #define E1000_RCTL_LBM_TCVR       0x000000C0    /* tcvr loopback mode */
306 #define E1000_RCTL_DTYP_MASK      0x00000C00    /* Descriptor type mask */
307 #define E1000_RCTL_DTYP_PS        0x00000400    /* Packet Split descriptor */
308 #define E1000_RCTL_RDMTS_HALF     0x00000000    /* rx desc min thresh size */
309 #define E1000_RCTL_RDMTS_QUAT     0x00000100    /* rx desc min thresh size */
310 #define E1000_RCTL_RDMTS_EIGTH    0x00000200    /* rx desc min thresh size */
311 #define E1000_RCTL_MO_SHIFT       12            /* multicast offset shift */
312 #define E1000_RCTL_MO_0           0x00000000    /* multicast offset 11:0 */
313 #define E1000_RCTL_MO_1           0x00001000    /* multicast offset 12:1 */
314 #define E1000_RCTL_MO_2           0x00002000    /* multicast offset 13:2 */
315 #define E1000_RCTL_MO_3           0x00003000    /* multicast offset 15:4 */
316 #define E1000_RCTL_MDR            0x00004000    /* multicast desc ring 0 */
317 #define E1000_RCTL_BAM            0x00008000    /* broadcast enable */
318 /* these buffer sizes are valid if E1000_RCTL_BSEX is 0 */
319 #define E1000_RCTL_SZ_2048        0x00000000    /* rx buffer size 2048 */
320 #define E1000_RCTL_SZ_1024        0x00010000    /* rx buffer size 1024 */
321 #define E1000_RCTL_SZ_512         0x00020000    /* rx buffer size 512 */
322 #define E1000_RCTL_SZ_256         0x00030000    /* rx buffer size 256 */
323 /* these buffer sizes are valid if E1000_RCTL_BSEX is 1 */
324 #define E1000_RCTL_SZ_16384       0x00010000    /* rx buffer size 16384 */
325 #define E1000_RCTL_SZ_8192        0x00020000    /* rx buffer size 8192 */
326 #define E1000_RCTL_SZ_4096        0x00030000    /* rx buffer size 4096 */
327 #define E1000_RCTL_VFE            0x00040000    /* vlan filter enable */
328 #define E1000_RCTL_CFIEN          0x00080000    /* canonical form enable */
329 #define E1000_RCTL_CFI            0x00100000    /* canonical form indicator */
330 #define E1000_RCTL_DPF            0x00400000    /* discard pause frames */
331 #define E1000_RCTL_PMCF           0x00800000    /* pass MAC control frames */
332 #define E1000_RCTL_BSEX           0x02000000    /* Buffer size extension */
333 #define E1000_RCTL_SECRC          0x04000000    /* Strip Ethernet CRC */
334 #define E1000_RCTL_FLXBUF_MASK    0x78000000    /* Flexible buffer size */
335 #define E1000_RCTL_FLXBUF_SHIFT   27            /* Flexible buffer shift */
336
337 /*
338  * Use byte values for the following shift parameters
339  * Usage:
340  *     psrctl |= (((ROUNDUP(value0, 128) >> E1000_PSRCTL_BSIZE0_SHIFT) &
341  *                  E1000_PSRCTL_BSIZE0_MASK) |
342  *                ((ROUNDUP(value1, 1024) >> E1000_PSRCTL_BSIZE1_SHIFT) &
343  *                  E1000_PSRCTL_BSIZE1_MASK) |
344  *                ((ROUNDUP(value2, 1024) << E1000_PSRCTL_BSIZE2_SHIFT) &
345  *                  E1000_PSRCTL_BSIZE2_MASK) |
346  *                ((ROUNDUP(value3, 1024) << E1000_PSRCTL_BSIZE3_SHIFT) |;
347  *                  E1000_PSRCTL_BSIZE3_MASK))
348  * where value0 = [128..16256],  default=256
349  *       value1 = [1024..64512], default=4096
350  *       value2 = [0..64512],    default=4096
351  *       value3 = [0..64512],    default=0
352  */
353
354 #define E1000_PSRCTL_BSIZE0_MASK   0x0000007F
355 #define E1000_PSRCTL_BSIZE1_MASK   0x00003F00
356 #define E1000_PSRCTL_BSIZE2_MASK   0x003F0000
357 #define E1000_PSRCTL_BSIZE3_MASK   0x3F000000
358
359 #define E1000_PSRCTL_BSIZE0_SHIFT  7            /* Shift _right_ 7 */
360 #define E1000_PSRCTL_BSIZE1_SHIFT  2            /* Shift _right_ 2 */
361 #define E1000_PSRCTL_BSIZE2_SHIFT  6            /* Shift _left_ 6 */
362 #define E1000_PSRCTL_BSIZE3_SHIFT 14            /* Shift _left_ 14 */
363
364 /* SWFW_SYNC Definitions */
365 #define E1000_SWFW_EEP_SM   0x01
366 #define E1000_SWFW_PHY0_SM  0x02
367 #define E1000_SWFW_PHY1_SM  0x04
368 #define E1000_SWFW_CSR_SM   0x08
369
370 /* FACTPS Definitions */
371 #define E1000_FACTPS_LFS    0x40000000  /* LAN Function Select */
372 /* Device Control */
373 #define E1000_CTRL_FD       0x00000001  /* Full duplex.0=half; 1=full */
374 #define E1000_CTRL_BEM      0x00000002  /* Endian Mode.0=little,1=big */
375 #define E1000_CTRL_PRIOR    0x00000004  /* Priority on PCI. 0=rx,1=fair */
376 #define E1000_CTRL_GIO_MASTER_DISABLE 0x00000004 /*Blocks new Master reqs */
377 #define E1000_CTRL_LRST     0x00000008  /* Link reset. 0=normal,1=reset */
378 #define E1000_CTRL_TME      0x00000010  /* Test mode. 0=normal,1=test */
379 #define E1000_CTRL_SLE      0x00000020  /* Serial Link on 0=dis,1=en */
380 #define E1000_CTRL_ASDE     0x00000020  /* Auto-speed detect enable */
381 #define E1000_CTRL_SLU      0x00000040  /* Set link up (Force Link) */
382 #define E1000_CTRL_ILOS     0x00000080  /* Invert Loss-Of Signal */
383 #define E1000_CTRL_SPD_SEL  0x00000300  /* Speed Select Mask */
384 #define E1000_CTRL_SPD_10   0x00000000  /* Force 10Mb */
385 #define E1000_CTRL_SPD_100  0x00000100  /* Force 100Mb */
386 #define E1000_CTRL_SPD_1000 0x00000200  /* Force 1Gb */
387 #define E1000_CTRL_BEM32    0x00000400  /* Big Endian 32 mode */
388 #define E1000_CTRL_FRCSPD   0x00000800  /* Force Speed */
389 #define E1000_CTRL_FRCDPX   0x00001000  /* Force Duplex */
390 #define E1000_CTRL_D_UD_EN  0x00002000  /* Dock/Undock enable */
391 #define E1000_CTRL_D_UD_POLARITY 0x00004000 /* Defined polarity of Dock/Undock
392                                              * indication in SDP[0] */
393 #define E1000_CTRL_FORCE_PHY_RESET 0x00008000 /* Reset both PHY ports, through
394                                                * PHYRST_N pin */
395 #define E1000_CTRL_EXT_LINK_EN 0x00010000 /* enable link status from external
396                                            * LINK_0 and LINK_1 pins */
397 #define E1000_CTRL_SWDPIN0  0x00040000  /* SWDPIN 0 value */
398 #define E1000_CTRL_SWDPIN1  0x00080000  /* SWDPIN 1 value */
399 #define E1000_CTRL_SWDPIN2  0x00100000  /* SWDPIN 2 value */
400 #define E1000_CTRL_SWDPIN3  0x00200000  /* SWDPIN 3 value */
401 #define E1000_CTRL_SWDPIO0  0x00400000  /* SWDPIN 0 Input or output */
402 #define E1000_CTRL_SWDPIO1  0x00800000  /* SWDPIN 1 input or output */
403 #define E1000_CTRL_SWDPIO2  0x01000000  /* SWDPIN 2 input or output */
404 #define E1000_CTRL_SWDPIO3  0x02000000  /* SWDPIN 3 input or output */
405 #define E1000_CTRL_RST      0x04000000  /* Global reset */
406 #define E1000_CTRL_RFCE     0x08000000  /* Receive Flow Control enable */
407 #define E1000_CTRL_TFCE     0x10000000  /* Transmit flow control enable */
408 #define E1000_CTRL_RTE      0x20000000  /* Routing tag enable */
409 #define E1000_CTRL_VME      0x40000000  /* IEEE VLAN mode enable */
410 #define E1000_CTRL_PHY_RST  0x80000000  /* PHY Reset */
411 #define E1000_CTRL_SW2FW_INT 0x02000000 /* Initiate an interrupt to ME */
412 #define E1000_CTRL_I2C_ENA  0x02000000  /* I2C enable */
413
414 /*
415  * Bit definitions for the Management Data IO (MDIO) and Management Data
416  * Clock (MDC) pins in the Device Control Register.
417  */
418 #define E1000_CTRL_PHY_RESET_DIR  E1000_CTRL_SWDPIO0
419 #define E1000_CTRL_PHY_RESET      E1000_CTRL_SWDPIN0
420 #define E1000_CTRL_MDIO_DIR       E1000_CTRL_SWDPIO2
421 #define E1000_CTRL_MDIO           E1000_CTRL_SWDPIN2
422 #define E1000_CTRL_MDC_DIR        E1000_CTRL_SWDPIO3
423 #define E1000_CTRL_MDC            E1000_CTRL_SWDPIN3
424 #define E1000_CTRL_PHY_RESET_DIR4 E1000_CTRL_EXT_SDP4_DIR
425 #define E1000_CTRL_PHY_RESET4     E1000_CTRL_EXT_SDP4_DATA
426
427 #define E1000_CONNSW_ENRGSRC             0x4
428 #define E1000_PCS_CFG_PCS_EN             8
429 #define E1000_PCS_LCTL_FLV_LINK_UP       1
430 #define E1000_PCS_LCTL_FSV_10            0
431 #define E1000_PCS_LCTL_FSV_100           2
432 #define E1000_PCS_LCTL_FSV_1000          4
433 #define E1000_PCS_LCTL_FDV_FULL          8
434 #define E1000_PCS_LCTL_FSD               0x10
435 #define E1000_PCS_LCTL_FORCE_LINK        0x20
436 #define E1000_PCS_LCTL_LOW_LINK_LATCH    0x40
437 #define E1000_PCS_LCTL_FORCE_FCTRL       0x80
438 #define E1000_PCS_LCTL_AN_ENABLE         0x10000
439 #define E1000_PCS_LCTL_AN_RESTART        0x20000
440 #define E1000_PCS_LCTL_AN_TIMEOUT        0x40000
441 #define E1000_PCS_LCTL_AN_SGMII_BYPASS   0x80000
442 #define E1000_PCS_LCTL_AN_SGMII_TRIGGER  0x100000
443 #define E1000_PCS_LCTL_FAST_LINK_TIMER   0x1000000
444 #define E1000_PCS_LCTL_LINK_OK_FIX       0x2000000
445 #define E1000_PCS_LCTL_CRS_ON_NI         0x4000000
446 #define E1000_ENABLE_SERDES_LOOPBACK     0x0410
447
448 #define E1000_PCS_LSTS_LINK_OK           1
449 #define E1000_PCS_LSTS_SPEED_10          0
450 #define E1000_PCS_LSTS_SPEED_100         2
451 #define E1000_PCS_LSTS_SPEED_1000        4
452 #define E1000_PCS_LSTS_DUPLEX_FULL       8
453 #define E1000_PCS_LSTS_SYNK_OK           0x10
454 #define E1000_PCS_LSTS_AN_COMPLETE       0x10000
455 #define E1000_PCS_LSTS_AN_PAGE_RX        0x20000
456 #define E1000_PCS_LSTS_AN_TIMED_OUT      0x40000
457 #define E1000_PCS_LSTS_AN_REMOTE_FAULT   0x80000
458 #define E1000_PCS_LSTS_AN_ERROR_RWS      0x100000
459
460 /* Device Status */
461 #define E1000_STATUS_FD         0x00000001      /* Full duplex.0=half,1=full */
462 #define E1000_STATUS_LU         0x00000002      /* Link up.0=no,1=link */
463 #define E1000_STATUS_FUNC_MASK  0x0000000C      /* PCI Function Mask */
464 #define E1000_STATUS_FUNC_SHIFT 2
465 #define E1000_STATUS_FUNC_0     0x00000000      /* Function 0 */
466 #define E1000_STATUS_FUNC_1     0x00000004      /* Function 1 */
467 #define E1000_STATUS_TXOFF      0x00000010      /* transmission paused */
468 #define E1000_STATUS_TBIMODE    0x00000020      /* TBI mode */
469 #define E1000_STATUS_SPEED_MASK 0x000000C0
470 #define E1000_STATUS_SPEED_10   0x00000000      /* Speed 10Mb/s */
471 #define E1000_STATUS_SPEED_100  0x00000040      /* Speed 100Mb/s */
472 #define E1000_STATUS_SPEED_1000 0x00000080      /* Speed 1000Mb/s */
473 #define E1000_STATUS_LAN_INIT_DONE 0x00000200  /* Lan Init Completion by NVM */
474 #define E1000_STATUS_ASDV       0x00000300      /* Auto speed detect value */
475 #define E1000_STATUS_PHYRA      0x00000400      /* PHY Reset Asserted */
476 #define E1000_STATUS_DOCK_CI    0x00000800      /* Change in Dock/Undock state.
477                                                  * Clear on write '0'. */
478 #define E1000_STATUS_GIO_MASTER_ENABLE 0x00080000 /* Master request status */
479 #define E1000_STATUS_MTXCKOK    0x00000400      /* MTX clock running OK */
480 #define E1000_STATUS_PCI66      0x00000800      /* In 66Mhz slot */
481 #define E1000_STATUS_BUS64      0x00001000      /* In 64 bit slot */
482 #define E1000_STATUS_PCIX_MODE  0x00002000      /* PCI-X mode */
483 #define E1000_STATUS_PCIX_SPEED 0x0000C000      /* PCI-X bus speed */
484 #define E1000_STATUS_BMC_SKU_0  0x00100000 /* BMC USB redirect disabled */
485 #define E1000_STATUS_BMC_SKU_1  0x00200000 /* BMC SRAM disabled */
486 #define E1000_STATUS_BMC_SKU_2  0x00400000 /* BMC SDRAM disabled */
487 #define E1000_STATUS_BMC_CRYPTO 0x00800000 /* BMC crypto disabled */
488 #define E1000_STATUS_BMC_LITE   0x01000000 /* BMC external code execution
489                                             * disabled */
490 #define E1000_STATUS_RGMII_ENABLE 0x02000000 /* RGMII disabled */
491 #define E1000_STATUS_FUSE_8       0x04000000
492 #define E1000_STATUS_FUSE_9       0x08000000
493 #define E1000_STATUS_SERDES0_DIS  0x10000000 /* SERDES disabled on port 0 */
494 #define E1000_STATUS_SERDES1_DIS  0x20000000 /* SERDES disabled on port 1 */
495
496 /* Constants used to interpret the masked PCI-X bus speed. */
497 #define E1000_STATUS_PCIX_SPEED_66  0x00000000 /* PCI-X bus speed 50-66 MHz */
498 #define E1000_STATUS_PCIX_SPEED_100 0x00004000 /* PCI-X bus speed 66-100 MHz */
499 #define E1000_STATUS_PCIX_SPEED_133 0x00008000 /*PCI-X bus speed 100-133 MHz*/
500
501 #define SPEED_10    10
502 #define SPEED_100   100
503 #define SPEED_1000  1000
504 #define HALF_DUPLEX 1
505 #define FULL_DUPLEX 2
506
507 #define PHY_FORCE_TIME   20
508
509 #define ADVERTISE_10_HALF                 0x0001
510 #define ADVERTISE_10_FULL                 0x0002
511 #define ADVERTISE_100_HALF                0x0004
512 #define ADVERTISE_100_FULL                0x0008
513 #define ADVERTISE_1000_HALF               0x0010 /* Not used, just FYI */
514 #define ADVERTISE_1000_FULL               0x0020
515
516 /* 1000/H is not supported, nor spec-compliant. */
517 #define E1000_ALL_SPEED_DUPLEX  (ADVERTISE_10_HALF |   ADVERTISE_10_FULL | \
518                                 ADVERTISE_100_HALF |  ADVERTISE_100_FULL | \
519                                                      ADVERTISE_1000_FULL)
520 #define E1000_ALL_NOT_GIG       (ADVERTISE_10_HALF |   ADVERTISE_10_FULL | \
521                                 ADVERTISE_100_HALF |  ADVERTISE_100_FULL)
522 #define E1000_ALL_100_SPEED    (ADVERTISE_100_HALF |  ADVERTISE_100_FULL)
523 #define E1000_ALL_10_SPEED      (ADVERTISE_10_HALF |   ADVERTISE_10_FULL)
524 #define E1000_ALL_FULL_DUPLEX   (ADVERTISE_10_FULL |  ADVERTISE_100_FULL | \
525                                                      ADVERTISE_1000_FULL)
526 #define E1000_ALL_HALF_DUPLEX   (ADVERTISE_10_HALF |  ADVERTISE_100_HALF)
527
528 #define AUTONEG_ADVERTISE_SPEED_DEFAULT   E1000_ALL_SPEED_DUPLEX
529
530 /* LED Control */
531 #define E1000_PHY_LED0_MODE_MASK          0x00000007
532 #define E1000_PHY_LED0_IVRT               0x00000008
533 #define E1000_PHY_LED0_BLINK              0x00000010
534 #define E1000_PHY_LED0_MASK               0x0000001F
535
536 #define E1000_LEDCTL_LED0_MODE_MASK       0x0000000F
537 #define E1000_LEDCTL_LED0_MODE_SHIFT      0
538 #define E1000_LEDCTL_LED0_BLINK_RATE      0x00000020
539 #define E1000_LEDCTL_LED0_IVRT            0x00000040
540 #define E1000_LEDCTL_LED0_BLINK           0x00000080
541 #define E1000_LEDCTL_LED1_MODE_MASK       0x00000F00
542 #define E1000_LEDCTL_LED1_MODE_SHIFT      8
543 #define E1000_LEDCTL_LED1_BLINK_RATE      0x00002000
544 #define E1000_LEDCTL_LED1_IVRT            0x00004000
545 #define E1000_LEDCTL_LED1_BLINK           0x00008000
546 #define E1000_LEDCTL_LED2_MODE_MASK       0x000F0000
547 #define E1000_LEDCTL_LED2_MODE_SHIFT      16
548 #define E1000_LEDCTL_LED2_BLINK_RATE      0x00200000
549 #define E1000_LEDCTL_LED2_IVRT            0x00400000
550 #define E1000_LEDCTL_LED2_BLINK           0x00800000
551 #define E1000_LEDCTL_LED3_MODE_MASK       0x0F000000
552 #define E1000_LEDCTL_LED3_MODE_SHIFT      24
553 #define E1000_LEDCTL_LED3_BLINK_RATE      0x20000000
554 #define E1000_LEDCTL_LED3_IVRT            0x40000000
555 #define E1000_LEDCTL_LED3_BLINK           0x80000000
556
557 #define E1000_LEDCTL_MODE_LINK_10_1000  0x0
558 #define E1000_LEDCTL_MODE_LINK_100_1000 0x1
559 #define E1000_LEDCTL_MODE_LINK_UP       0x2
560 #define E1000_LEDCTL_MODE_ACTIVITY      0x3
561 #define E1000_LEDCTL_MODE_LINK_ACTIVITY 0x4
562 #define E1000_LEDCTL_MODE_LINK_10       0x5
563 #define E1000_LEDCTL_MODE_LINK_100      0x6
564 #define E1000_LEDCTL_MODE_LINK_1000     0x7
565 #define E1000_LEDCTL_MODE_PCIX_MODE     0x8
566 #define E1000_LEDCTL_MODE_FULL_DUPLEX   0x9
567 #define E1000_LEDCTL_MODE_COLLISION     0xA
568 #define E1000_LEDCTL_MODE_BUS_SPEED     0xB
569 #define E1000_LEDCTL_MODE_BUS_SIZE      0xC
570 #define E1000_LEDCTL_MODE_PAUSED        0xD
571 #define E1000_LEDCTL_MODE_LED_ON        0xE
572 #define E1000_LEDCTL_MODE_LED_OFF       0xF
573
574 /* Transmit Descriptor bit definitions */
575 #define E1000_TXD_DTYP_D     0x00100000 /* Data Descriptor */
576 #define E1000_TXD_DTYP_C     0x00000000 /* Context Descriptor */
577 #define E1000_TXD_POPTS_SHIFT 8         /* POPTS shift */
578 #define E1000_TXD_POPTS_IXSM 0x01       /* Insert IP checksum */
579 #define E1000_TXD_POPTS_TXSM 0x02       /* Insert TCP/UDP checksum */
580 #define E1000_TXD_CMD_EOP    0x01000000 /* End of Packet */
581 #define E1000_TXD_CMD_IFCS   0x02000000 /* Insert FCS (Ethernet CRC) */
582 #define E1000_TXD_CMD_IC     0x04000000 /* Insert Checksum */
583 #define E1000_TXD_CMD_RS     0x08000000 /* Report Status */
584 #define E1000_TXD_CMD_RPS    0x10000000 /* Report Packet Sent */
585 #define E1000_TXD_CMD_DEXT   0x20000000 /* Descriptor extension (0 = legacy) */
586 #define E1000_TXD_CMD_VLE    0x40000000 /* Add VLAN tag */
587 #define E1000_TXD_CMD_IDE    0x80000000 /* Enable Tidv register */
588 #define E1000_TXD_STAT_DD    0x00000001 /* Descriptor Done */
589 #define E1000_TXD_STAT_EC    0x00000002 /* Excess Collisions */
590 #define E1000_TXD_STAT_LC    0x00000004 /* Late Collisions */
591 #define E1000_TXD_STAT_TU    0x00000008 /* Transmit underrun */
592 #define E1000_TXD_CMD_TCP    0x01000000 /* TCP packet */
593 #define E1000_TXD_CMD_IP     0x02000000 /* IP packet */
594 #define E1000_TXD_CMD_TSE    0x04000000 /* TCP Seg enable */
595 #define E1000_TXD_STAT_TC    0x00000004 /* Tx Underrun */
596 /* Extended desc bits for Linksec and timesync */
597 #define E1000_TXD_CMD_LINKSEC     0x10000000 /* Apply LinkSec on packet */
598 #define E1000_TXD_EXTCMD_TSTAMP   0x00000010 /* IEEE1588 Timestamp packet */
599
600 /* Transmit Control */
601 #define E1000_TCTL_RST    0x00000001    /* software reset */
602 #define E1000_TCTL_EN     0x00000002    /* enable tx */
603 #define E1000_TCTL_BCE    0x00000004    /* busy check enable */
604 #define E1000_TCTL_PSP    0x00000008    /* pad short packets */
605 #define E1000_TCTL_CT     0x00000ff0    /* collision threshold */
606 #define E1000_TCTL_COLD   0x003ff000    /* collision distance */
607 #define E1000_TCTL_SWXOFF 0x00400000    /* SW Xoff transmission */
608 #define E1000_TCTL_PBE    0x00800000    /* Packet Burst Enable */
609 #define E1000_TCTL_RTLC   0x01000000    /* Re-transmit on late collision */
610 #define E1000_TCTL_NRTU   0x02000000    /* No Re-transmit on underrun */
611 #define E1000_TCTL_MULR   0x10000000    /* Multiple request support */
612
613 /* Transmit Arbitration Count */
614 #define E1000_TARC0_ENABLE     0x00000400   /* Enable Tx Queue 0 */
615
616 /* SerDes Control */
617 #define E1000_SCTL_DISABLE_SERDES_LOOPBACK 0x0400
618
619 /* Receive Checksum Control */
620 #define E1000_RXCSUM_PCSS_MASK 0x000000FF   /* Packet Checksum Start */
621 #define E1000_RXCSUM_IPOFL     0x00000100   /* IPv4 checksum offload */
622 #define E1000_RXCSUM_TUOFL     0x00000200   /* TCP / UDP checksum offload */
623 #define E1000_RXCSUM_IPV6OFL   0x00000400   /* IPv6 checksum offload */
624 #define E1000_RXCSUM_CRCOFL    0x00000800   /* CRC32 offload enable */
625 #define E1000_RXCSUM_IPPCSE    0x00001000   /* IP payload checksum enable */
626 #define E1000_RXCSUM_PCSD      0x00002000   /* packet checksum disabled */
627
628 /* Header split receive */
629 #define E1000_RFCTL_ISCSI_DIS           0x00000001
630 #define E1000_RFCTL_ISCSI_DWC_MASK      0x0000003E
631 #define E1000_RFCTL_ISCSI_DWC_SHIFT     1
632 #define E1000_RFCTL_NFSW_DIS            0x00000040
633 #define E1000_RFCTL_NFSR_DIS            0x00000080
634 #define E1000_RFCTL_NFS_VER_MASK        0x00000300
635 #define E1000_RFCTL_NFS_VER_SHIFT       8
636 #define E1000_RFCTL_IPV6_DIS            0x00000400
637 #define E1000_RFCTL_IPV6_XSUM_DIS       0x00000800
638 #define E1000_RFCTL_ACK_DIS             0x00001000
639 #define E1000_RFCTL_ACKD_DIS            0x00002000
640 #define E1000_RFCTL_IPFRSP_DIS          0x00004000
641 #define E1000_RFCTL_EXTEN               0x00008000
642 #define E1000_RFCTL_IPV6_EX_DIS         0x00010000
643 #define E1000_RFCTL_NEW_IPV6_EXT_DIS    0x00020000
644 #define E1000_RFCTL_LEF                 0x00040000
645
646 /* Collision related configuration parameters */
647 #define E1000_COLLISION_THRESHOLD       15
648 #define E1000_CT_SHIFT                  4
649 #define E1000_COLLISION_DISTANCE        63
650 #define E1000_COLD_SHIFT                12
651
652 /* Default values for the transmit IPG register */
653 #define DEFAULT_82543_TIPG_IPGT_FIBER  9
654 #define DEFAULT_82543_TIPG_IPGT_COPPER 8
655
656 #define E1000_TIPG_IPGT_MASK  0x000003FF
657 #define E1000_TIPG_IPGR1_MASK 0x000FFC00
658 #define E1000_TIPG_IPGR2_MASK 0x3FF00000
659
660 #define DEFAULT_82543_TIPG_IPGR1 8
661 #define E1000_TIPG_IPGR1_SHIFT  10
662
663 #define DEFAULT_82543_TIPG_IPGR2 6
664 #define DEFAULT_80003ES2LAN_TIPG_IPGR2 7
665 #define E1000_TIPG_IPGR2_SHIFT  20
666
667 /* Ethertype field values */
668 #define ETHERNET_IEEE_VLAN_TYPE 0x8100  /* 802.3ac packet */
669
670 #define ETHERNET_FCS_SIZE       4
671 #define MAX_JUMBO_FRAME_SIZE    0x3F00
672
673 /* Extended Configuration Control and Size */
674 #define E1000_EXTCNF_CTRL_MDIO_SW_OWNERSHIP      0x00000020
675 #define E1000_EXTCNF_CTRL_LCD_WRITE_ENABLE       0x00000001
676 #define E1000_EXTCNF_CTRL_OEM_WRITE_ENABLE       0x00000008
677 #define E1000_EXTCNF_CTRL_SWFLAG                 0x00000020
678 #define E1000_EXTCNF_SIZE_EXT_PCIE_LENGTH_MASK   0x00FF0000
679 #define E1000_EXTCNF_SIZE_EXT_PCIE_LENGTH_SHIFT          16
680 #define E1000_EXTCNF_CTRL_EXT_CNF_POINTER_MASK   0x0FFF0000
681 #define E1000_EXTCNF_CTRL_EXT_CNF_POINTER_SHIFT          16
682
683 #define E1000_PHY_CTRL_SPD_EN             0x00000001
684 #define E1000_PHY_CTRL_D0A_LPLU           0x00000002
685 #define E1000_PHY_CTRL_NOND0A_LPLU        0x00000004
686 #define E1000_PHY_CTRL_NOND0A_GBE_DISABLE 0x00000008
687 #define E1000_PHY_CTRL_GBE_DISABLE        0x00000040
688
689 #define E1000_KABGTXD_BGSQLBIAS           0x00050000
690
691 /* PBA constants */
692 #define E1000_PBA_6K  0x0006    /* 6KB */
693 #define E1000_PBA_8K  0x0008    /* 8KB */
694 #define E1000_PBA_10K 0x000A    /* 10KB */
695 #define E1000_PBA_12K 0x000C    /* 12KB */
696 #define E1000_PBA_14K 0x000E    /* 14KB */
697 #define E1000_PBA_16K 0x0010    /* 16KB */
698 #define E1000_PBA_18K 0x0012
699 #define E1000_PBA_20K 0x0014
700 #define E1000_PBA_22K 0x0016
701 #define E1000_PBA_24K 0x0018
702 #define E1000_PBA_26K 0x001A
703 #define E1000_PBA_30K 0x001E
704 #define E1000_PBA_32K 0x0020
705 #define E1000_PBA_34K 0x0022
706 #define E1000_PBA_35K 0x0023
707 #define E1000_PBA_38K 0x0026
708 #define E1000_PBA_40K 0x0028
709 #define E1000_PBA_48K 0x0030    /* 48KB */
710 #define E1000_PBA_64K 0x0040    /* 64KB */
711
712 #define E1000_PBS_16K E1000_PBA_16K
713 #define E1000_PBS_24K E1000_PBA_24K
714
715 #define IFS_MAX       80
716 #define IFS_MIN       40
717 #define IFS_RATIO     4
718 #define IFS_STEP      10
719 #define MIN_NUM_XMITS 1000
720
721 /* SW Semaphore Register */
722 #define E1000_SWSM_SMBI         0x00000001 /* Driver Semaphore bit */
723 #define E1000_SWSM_SWESMBI      0x00000002 /* FW Semaphore bit */
724 #define E1000_SWSM_WMNG         0x00000004 /* Wake MNG Clock */
725 #define E1000_SWSM_DRV_LOAD     0x00000008 /* Driver Loaded Bit */
726
727 #define E1000_SWSM2_LOCK        0x00000002 /* Secondary driver semaphore bit */
728
729 /* Interrupt Cause Read */
730 #define E1000_ICR_TXDW          0x00000001 /* Transmit desc written back */
731 #define E1000_ICR_TXQE          0x00000002 /* Transmit Queue empty */
732 #define E1000_ICR_LSC           0x00000004 /* Link Status Change */
733 #define E1000_ICR_RXSEQ         0x00000008 /* rx sequence error */
734 #define E1000_ICR_RXDMT0        0x00000010 /* rx desc min. threshold (0) */
735 #define E1000_ICR_RXO           0x00000040 /* rx overrun */
736 #define E1000_ICR_RXT0          0x00000080 /* rx timer intr (ring 0) */
737 #define E1000_ICR_VMMB          0x00000100 /* VM MB event */
738 #define E1000_ICR_MDAC          0x00000200 /* MDIO access complete */
739 #define E1000_ICR_RXCFG         0x00000400 /* Rx /c/ ordered set */
740 #define E1000_ICR_GPI_EN0       0x00000800 /* GP Int 0 */
741 #define E1000_ICR_GPI_EN1       0x00001000 /* GP Int 1 */
742 #define E1000_ICR_GPI_EN2       0x00002000 /* GP Int 2 */
743 #define E1000_ICR_GPI_EN3       0x00004000 /* GP Int 3 */
744 #define E1000_ICR_TXD_LOW       0x00008000
745 #define E1000_ICR_SRPD          0x00010000
746 #define E1000_ICR_ACK           0x00020000 /* Receive Ack frame */
747 #define E1000_ICR_MNG           0x00040000 /* Manageability event */
748 #define E1000_ICR_DOCK          0x00080000 /* Dock/Undock */
749 #define E1000_ICR_INT_ASSERTED  0x80000000 /* If this bit asserted, the driver
750                                             * should claim the interrupt */
751 #define E1000_ICR_RXD_FIFO_PAR0 0x00100000 /* Q0 Rx desc FIFO parity error */
752 #define E1000_ICR_TXD_FIFO_PAR0 0x00200000 /* Q0 Tx desc FIFO parity error */
753 #define E1000_ICR_HOST_ARB_PAR 0x00400000 /* host arb read buffer parity err */
754 #define E1000_ICR_PB_PAR        0x00800000 /* packet buffer parity error */
755 #define E1000_ICR_RXD_FIFO_PAR1 0x01000000 /* Q1 Rx desc FIFO parity error */
756 #define E1000_ICR_TXD_FIFO_PAR1 0x02000000 /* Q1 Tx desc FIFO parity error */
757 #define E1000_ICR_ALL_PARITY    0x03F00000 /* all parity error bits */
758 #define E1000_ICR_DSW           0x00000020 /* FW changed the status of DISSW
759                                             * bit in the FWSM */
760 #define E1000_ICR_PHYINT        0x00001000 /* LAN connected device generates
761                                             * an interrupt */
762 #define E1000_ICR_DOUTSYNC      0x10000000 /* NIC DMA out of sync */
763 #define E1000_ICR_EPRST         0x00100000 /* ME hardware reset occurs */
764 #define E1000_ICR_RXQ0          0x00100000 /* Rx Queue 0 Interrupt */
765 #define E1000_ICR_RXQ1          0x00200000 /* Rx Queue 1 Interrupt */
766 #define E1000_ICR_TXQ0          0x00400000 /* Tx Queue 0 Interrupt */
767 #define E1000_ICR_TXQ1          0x00800000 /* Tx Queue 1 Interrupt */
768 #define E1000_ICR_OTHER         0x01000000 /* Other Interrupts */
769
770 /* PBA ECC Register */
771 #define E1000_PBA_ECC_COUNTER_MASK  0xFFF00000 /* ECC counter mask */
772 #define E1000_PBA_ECC_COUNTER_SHIFT 20         /* ECC counter shift value */
773 #define E1000_PBA_ECC_CORR_EN      0x00000001 /* Enable ECC error correction */
774 #define E1000_PBA_ECC_STAT_CLR      0x00000002 /* Clear ECC error counter */
775 #define E1000_PBA_ECC_INT_EN     0x00000004 /* Enable ICR bit 5 on ECC error */
776
777 /*
778  * This defines the bits that are set in the Interrupt Mask
779  * Set/Read Register.  Each bit is documented below:
780  *   o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0)
781  *   o RXSEQ  = Receive Sequence Error
782  */
783 #define POLL_IMS_ENABLE_MASK ( \
784     E1000_IMS_RXDMT0 |    \
785     E1000_IMS_RXSEQ)
786
787 /*
788  * This defines the bits that are set in the Interrupt Mask
789  * Set/Read Register.  Each bit is documented below:
790  *   o RXT0   = Receiver Timer Interrupt (ring 0)
791  *   o TXDW   = Transmit Descriptor Written Back
792  *   o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0)
793  *   o RXSEQ  = Receive Sequence Error
794  *   o LSC    = Link Status Change
795  */
796 #define IMS_ENABLE_MASK ( \
797     E1000_IMS_RXT0   |    \
798     E1000_IMS_TXDW   |    \
799     E1000_IMS_RXDMT0 |    \
800     E1000_IMS_RXSEQ  |    \
801     E1000_IMS_LSC)
802
803 /* Interrupt Mask Set */
804 #define E1000_IMS_TXDW      E1000_ICR_TXDW      /* Tx desc written back */
805 #define E1000_IMS_TXQE      E1000_ICR_TXQE      /* Transmit Queue empty */
806 #define E1000_IMS_LSC       E1000_ICR_LSC       /* Link Status Change */
807 #define E1000_IMS_VMMB      E1000_ICR_VMMB      /* Mail box activity */
808 #define E1000_IMS_RXSEQ     E1000_ICR_RXSEQ     /* rx sequence error */
809 #define E1000_IMS_RXDMT0    E1000_ICR_RXDMT0    /* rx desc min. threshold */
810 #define E1000_IMS_RXO       E1000_ICR_RXO       /* rx overrun */
811 #define E1000_IMS_RXT0      E1000_ICR_RXT0      /* rx timer intr */
812 #define E1000_IMS_MDAC      E1000_ICR_MDAC      /* MDIO access complete */
813 #define E1000_IMS_RXCFG     E1000_ICR_RXCFG     /* Rx /c/ ordered set */
814 #define E1000_IMS_GPI_EN0   E1000_ICR_GPI_EN0   /* GP Int 0 */
815 #define E1000_IMS_GPI_EN1   E1000_ICR_GPI_EN1   /* GP Int 1 */
816 #define E1000_IMS_GPI_EN2   E1000_ICR_GPI_EN2   /* GP Int 2 */
817 #define E1000_IMS_GPI_EN3   E1000_ICR_GPI_EN3   /* GP Int 3 */
818 #define E1000_IMS_TXD_LOW   E1000_ICR_TXD_LOW
819 #define E1000_IMS_SRPD      E1000_ICR_SRPD
820 #define E1000_IMS_ACK       E1000_ICR_ACK       /* Receive Ack frame */
821 #define E1000_IMS_MNG       E1000_ICR_MNG       /* Manageability event */
822 #define E1000_IMS_DOCK      E1000_ICR_DOCK      /* Dock/Undock */
823 #define E1000_IMS_RXD_FIFO_PAR0 E1000_ICR_RXD_FIFO_PAR0 /* Q0 Rx desc FIFO
824                                                          * parity error */
825 #define E1000_IMS_TXD_FIFO_PAR0 E1000_ICR_TXD_FIFO_PAR0 /* Q0 Tx desc FIFO
826                                                          * parity error */
827 #define E1000_IMS_HOST_ARB_PAR  E1000_ICR_HOST_ARB_PAR  /* host arb read buffer
828                                                          * parity error */
829 #define E1000_IMS_PB_PAR        E1000_ICR_PB_PAR        /* packet buffer parity
830                                                          * error */
831 #define E1000_IMS_RXD_FIFO_PAR1 E1000_ICR_RXD_FIFO_PAR1 /* Q1 Rx desc FIFO
832                                                          * parity error */
833 #define E1000_IMS_TXD_FIFO_PAR1 E1000_ICR_TXD_FIFO_PAR1 /* Q1 Tx desc FIFO
834                                                          * parity error */
835 #define E1000_IMS_DSW       E1000_ICR_DSW
836 #define E1000_IMS_PHYINT    E1000_ICR_PHYINT
837 #define E1000_IMS_DOUTSYNC  E1000_ICR_DOUTSYNC /* NIC DMA out of sync */
838 #define E1000_IMS_EPRST     E1000_ICR_EPRST
839 #define E1000_IMS_RXQ0          E1000_ICR_RXQ0 /* Rx Queue 0 Interrupt */
840 #define E1000_IMS_RXQ1          E1000_ICR_RXQ1 /* Rx Queue 1 Interrupt */
841 #define E1000_IMS_TXQ0          E1000_ICR_TXQ0 /* Tx Queue 0 Interrupt */
842 #define E1000_IMS_TXQ1          E1000_ICR_TXQ1 /* Tx Queue 1 Interrupt */
843 #define E1000_IMS_OTHER         E1000_ICR_OTHER /* Other Interrupts */
844
845 /* Interrupt Cause Set */
846 #define E1000_ICS_TXDW      E1000_ICR_TXDW      /* Tx desc written back */
847 #define E1000_ICS_TXQE      E1000_ICR_TXQE      /* Transmit Queue empty */
848 #define E1000_ICS_LSC       E1000_ICR_LSC       /* Link Status Change */
849 #define E1000_ICS_RXSEQ     E1000_ICR_RXSEQ     /* rx sequence error */
850 #define E1000_ICS_RXDMT0    E1000_ICR_RXDMT0    /* rx desc min. threshold */
851 #define E1000_ICS_RXO       E1000_ICR_RXO       /* rx overrun */
852 #define E1000_ICS_RXT0      E1000_ICR_RXT0      /* rx timer intr */
853 #define E1000_ICS_MDAC      E1000_ICR_MDAC      /* MDIO access complete */
854 #define E1000_ICS_RXCFG     E1000_ICR_RXCFG     /* Rx /c/ ordered set */
855 #define E1000_ICS_GPI_EN0   E1000_ICR_GPI_EN0   /* GP Int 0 */
856 #define E1000_ICS_GPI_EN1   E1000_ICR_GPI_EN1   /* GP Int 1 */
857 #define E1000_ICS_GPI_EN2   E1000_ICR_GPI_EN2   /* GP Int 2 */
858 #define E1000_ICS_GPI_EN3   E1000_ICR_GPI_EN3   /* GP Int 3 */
859 #define E1000_ICS_TXD_LOW   E1000_ICR_TXD_LOW
860 #define E1000_ICS_SRPD      E1000_ICR_SRPD
861 #define E1000_ICS_ACK       E1000_ICR_ACK       /* Receive Ack frame */
862 #define E1000_ICS_MNG       E1000_ICR_MNG       /* Manageability event */
863 #define E1000_ICS_DOCK      E1000_ICR_DOCK      /* Dock/Undock */
864 #define E1000_ICS_RXD_FIFO_PAR0 E1000_ICR_RXD_FIFO_PAR0 /* Q0 Rx desc FIFO
865                                                          * parity error */
866 #define E1000_ICS_TXD_FIFO_PAR0 E1000_ICR_TXD_FIFO_PAR0 /* Q0 Tx desc FIFO
867                                                          * parity error */
868 #define E1000_ICS_HOST_ARB_PAR  E1000_ICR_HOST_ARB_PAR  /* host arb read buffer
869                                                          * parity error */
870 #define E1000_ICS_PB_PAR        E1000_ICR_PB_PAR        /* packet buffer parity
871                                                          * error */
872 #define E1000_ICS_RXD_FIFO_PAR1 E1000_ICR_RXD_FIFO_PAR1 /* Q1 Rx desc FIFO
873                                                          * parity error */
874 #define E1000_ICS_TXD_FIFO_PAR1 E1000_ICR_TXD_FIFO_PAR1 /* Q1 Tx desc FIFO
875                                                          * parity error */
876 #define E1000_ICS_DSW       E1000_ICR_DSW
877 #define E1000_ICS_DOUTSYNC  E1000_ICR_DOUTSYNC /* NIC DMA out of sync */
878 #define E1000_ICS_PHYINT    E1000_ICR_PHYINT
879 #define E1000_ICS_EPRST     E1000_ICR_EPRST
880
881 /* Transmit Descriptor Control */
882 #define E1000_TXDCTL_PTHRESH 0x0000003F /* TXDCTL Prefetch Threshold */
883 #define E1000_TXDCTL_HTHRESH 0x00003F00 /* TXDCTL Host Threshold */
884 #define E1000_TXDCTL_WTHRESH 0x003F0000 /* TXDCTL Writeback Threshold */
885 #define E1000_TXDCTL_GRAN    0x01000000 /* TXDCTL Granularity */
886 #define E1000_TXDCTL_LWTHRESH 0xFE000000 /* TXDCTL Low Threshold */
887 #define E1000_TXDCTL_FULL_TX_DESC_WB 0x01010000 /* GRAN=1, WTHRESH=1 */
888 #define E1000_TXDCTL_MAX_TX_DESC_PREFETCH 0x0100001F /* GRAN=1, PTHRESH=31 */
889 /* Enable the counting of descriptors still to be processed. */
890 #define E1000_TXDCTL_COUNT_DESC 0x00400000
891
892 /* Flow Control Constants */
893 #define FLOW_CONTROL_ADDRESS_LOW  0x00C28001
894 #define FLOW_CONTROL_ADDRESS_HIGH 0x00000100
895 #define FLOW_CONTROL_TYPE         0x8808
896
897 /* 802.1q VLAN Packet Size */
898 #define VLAN_TAG_SIZE              4    /* 802.3ac tag (not DMA'd) */
899 #define E1000_VLAN_FILTER_TBL_SIZE 128  /* VLAN Filter Table (4096 bits) */
900
901 /* Receive Address */
902 /*
903  * Number of high/low register pairs in the RAR. The RAR (Receive Address
904  * Registers) holds the directed and multicast addresses that we monitor.
905  * Technically, we have 16 spots.  However, we reserve one of these spots
906  * (RAR[15]) for our directed address used by controllers with
907  * manageability enabled, allowing us room for 15 multicast addresses.
908  */
909 #define E1000_RAR_ENTRIES     15
910 #define E1000_RAH_AV  0x80000000        /* Receive descriptor valid */
911 #define E1000_RAL_MAC_ADDR_LEN 4
912 #define E1000_RAH_MAC_ADDR_LEN 2
913 #define E1000_RAH_POOL_MASK 0x03FC0000
914 #define E1000_RAH_POOL_1 0x00040000
915
916 /* Error Codes */
917 #define E1000_SUCCESS      0
918 #define E1000_ERR_NVM      1
919 #define E1000_ERR_PHY      2
920 #define E1000_ERR_CONFIG   3
921 #define E1000_ERR_PARAM    4
922 #define E1000_ERR_MAC_INIT 5
923 #define E1000_ERR_PHY_TYPE 6
924 #define E1000_ERR_RESET   9
925 #define E1000_ERR_MASTER_REQUESTS_PENDING 10
926 #define E1000_ERR_HOST_INTERFACE_COMMAND 11
927 #define E1000_BLK_PHY_RESET   12
928 #define E1000_ERR_SWFW_SYNC 13
929 #define E1000_NOT_IMPLEMENTED 14
930 #define E1000_ERR_MBX      15
931
932 /* Loop limit on how long we wait for auto-negotiation to complete */
933 #define FIBER_LINK_UP_LIMIT               50
934 #define COPPER_LINK_UP_LIMIT              10
935 #define PHY_AUTO_NEG_LIMIT                45
936 #define PHY_FORCE_LIMIT                   20
937 /* Number of 100 microseconds we wait for PCI Express master disable */
938 #define MASTER_DISABLE_TIMEOUT      800
939 /* Number of milliseconds we wait for PHY configuration done after MAC reset */
940 #define PHY_CFG_TIMEOUT             100
941 /* Number of 2 milliseconds we wait for acquiring MDIO ownership. */
942 #define MDIO_OWNERSHIP_TIMEOUT      10
943 /* Number of milliseconds for NVM auto read done after MAC reset. */
944 #define AUTO_READ_DONE_TIMEOUT      10
945
946 /* Flow Control */
947 #define E1000_FCRTH_RTH  0x0000FFF8     /* Mask Bits[15:3] for RTH */
948 #define E1000_FCRTH_XFCE 0x80000000     /* External Flow Control Enable */
949 #define E1000_FCRTL_RTL  0x0000FFF8     /* Mask Bits[15:3] for RTL */
950 #define E1000_FCRTL_XONE 0x80000000     /* Enable XON frame transmission */
951
952 /* Transmit Configuration Word */
953 #define E1000_TXCW_FD         0x00000020        /* TXCW full duplex */
954 #define E1000_TXCW_HD         0x00000040        /* TXCW half duplex */
955 #define E1000_TXCW_PAUSE      0x00000080        /* TXCW sym pause request */
956 #define E1000_TXCW_ASM_DIR    0x00000100        /* TXCW astm pause direction */
957 #define E1000_TXCW_PAUSE_MASK 0x00000180        /* TXCW pause request mask */
958 #define E1000_TXCW_RF         0x00003000        /* TXCW remote fault */
959 #define E1000_TXCW_NP         0x00008000        /* TXCW next page */
960 #define E1000_TXCW_CW         0x0000ffff        /* TxConfigWord mask */
961 #define E1000_TXCW_TXC        0x40000000        /* Transmit Config control */
962 #define E1000_TXCW_ANE        0x80000000        /* Auto-neg enable */
963
964 /* Receive Configuration Word */
965 #define E1000_RXCW_CW         0x0000ffff        /* RxConfigWord mask */
966 #define E1000_RXCW_NC         0x04000000        /* Receive config no carrier */
967 #define E1000_RXCW_IV         0x08000000        /* Receive config invalid */
968 #define E1000_RXCW_CC         0x10000000        /* Receive config change */
969 #define E1000_RXCW_C          0x20000000        /* Receive config */
970 #define E1000_RXCW_SYNCH      0x40000000        /* Receive config synch */
971 #define E1000_RXCW_ANC        0x80000000        /* Auto-neg complete */
972
973
974 /* PCI Express Control */
975 #define E1000_GCR_RXD_NO_SNOOP          0x00000001
976 #define E1000_GCR_RXDSCW_NO_SNOOP       0x00000002
977 #define E1000_GCR_RXDSCR_NO_SNOOP       0x00000004
978 #define E1000_GCR_TXD_NO_SNOOP          0x00000008
979 #define E1000_GCR_TXDSCW_NO_SNOOP       0x00000010
980 #define E1000_GCR_TXDSCR_NO_SNOOP       0x00000020
981 #define E1000_GCR_CMPL_TMOUT_MASK       0x0000F000
982 #define E1000_GCR_CMPL_TMOUT_10ms       0x00001000
983 #define E1000_GCR_CMPL_TMOUT_RESEND     0x00010000
984 #define E1000_GCR_CAP_VER2              0x00040000
985
986 #define PCIE_NO_SNOOP_ALL (E1000_GCR_RXD_NO_SNOOP         | \
987                            E1000_GCR_RXDSCW_NO_SNOOP      | \
988                            E1000_GCR_RXDSCR_NO_SNOOP      | \
989                            E1000_GCR_TXD_NO_SNOOP         | \
990                            E1000_GCR_TXDSCW_NO_SNOOP      | \
991                            E1000_GCR_TXDSCR_NO_SNOOP)
992
993 /* PHY Control Register */
994 #define MII_CR_SPEED_SELECT_MSB 0x0040  /* bits 6,13: 10=1000, 01=100, 00=10 */
995 #define MII_CR_COLL_TEST_ENABLE 0x0080  /* Collision test enable */
996 #define MII_CR_FULL_DUPLEX      0x0100  /* FDX =1, half duplex =0 */
997 #define MII_CR_RESTART_AUTO_NEG 0x0200  /* Restart auto negotiation */
998 #define MII_CR_ISOLATE          0x0400  /* Isolate PHY from MII */
999 #define MII_CR_POWER_DOWN       0x0800  /* Power down */
1000 #define MII_CR_AUTO_NEG_EN      0x1000  /* Auto Neg Enable */
1001 #define MII_CR_SPEED_SELECT_LSB 0x2000  /* bits 6,13: 10=1000, 01=100, 00=10 */
1002 #define MII_CR_LOOPBACK         0x4000  /* 0 = normal, 1 = loopback */
1003 #define MII_CR_RESET            0x8000  /* 0 = normal, 1 = PHY reset */
1004 #define MII_CR_SPEED_1000       0x0040
1005 #define MII_CR_SPEED_100        0x2000
1006 #define MII_CR_SPEED_10         0x0000
1007
1008 /* PHY Status Register */
1009 #define MII_SR_EXTENDED_CAPS     0x0001 /* Extended register capabilities */
1010 #define MII_SR_JABBER_DETECT     0x0002 /* Jabber Detected */
1011 #define MII_SR_LINK_STATUS       0x0004 /* Link Status 1 = link */
1012 #define MII_SR_AUTONEG_CAPS      0x0008 /* Auto Neg Capable */
1013 #define MII_SR_REMOTE_FAULT      0x0010 /* Remote Fault Detect */
1014 #define MII_SR_AUTONEG_COMPLETE  0x0020 /* Auto Neg Complete */
1015 #define MII_SR_PREAMBLE_SUPPRESS 0x0040 /* Preamble may be suppressed */
1016 #define MII_SR_EXTENDED_STATUS   0x0100 /* Ext. status info in Reg 0x0F */
1017 #define MII_SR_100T2_HD_CAPS     0x0200 /* 100T2 Half Duplex Capable */
1018 #define MII_SR_100T2_FD_CAPS     0x0400 /* 100T2 Full Duplex Capable */
1019 #define MII_SR_10T_HD_CAPS       0x0800 /* 10T   Half Duplex Capable */
1020 #define MII_SR_10T_FD_CAPS       0x1000 /* 10T   Full Duplex Capable */
1021 #define MII_SR_100X_HD_CAPS      0x2000 /* 100X  Half Duplex Capable */
1022 #define MII_SR_100X_FD_CAPS      0x4000 /* 100X  Full Duplex Capable */
1023 #define MII_SR_100T4_CAPS        0x8000 /* 100T4 Capable */
1024
1025 /* Autoneg Advertisement Register */
1026 #define NWAY_AR_SELECTOR_FIELD   0x0001   /* indicates IEEE 802.3 CSMA/CD */
1027 #define NWAY_AR_10T_HD_CAPS      0x0020   /* 10T   Half Duplex Capable */
1028 #define NWAY_AR_10T_FD_CAPS      0x0040   /* 10T   Full Duplex Capable */
1029 #define NWAY_AR_100TX_HD_CAPS    0x0080   /* 100TX Half Duplex Capable */
1030 #define NWAY_AR_100TX_FD_CAPS    0x0100   /* 100TX Full Duplex Capable */
1031 #define NWAY_AR_100T4_CAPS       0x0200   /* 100T4 Capable */
1032 #define NWAY_AR_PAUSE            0x0400   /* Pause operation desired */
1033 #define NWAY_AR_ASM_DIR          0x0800   /* Asymmetric Pause Direction bit */
1034 #define NWAY_AR_REMOTE_FAULT     0x2000   /* Remote Fault detected */
1035 #define NWAY_AR_NEXT_PAGE        0x8000   /* Next Page ability supported */
1036
1037 /* Link Partner Ability Register (Base Page) */
1038 #define NWAY_LPAR_SELECTOR_FIELD 0x0000 /* LP protocol selector field */
1039 #define NWAY_LPAR_10T_HD_CAPS    0x0020 /* LP is 10T   Half Duplex Capable */
1040 #define NWAY_LPAR_10T_FD_CAPS    0x0040 /* LP is 10T   Full Duplex Capable */
1041 #define NWAY_LPAR_100TX_HD_CAPS  0x0080 /* LP is 100TX Half Duplex Capable */
1042 #define NWAY_LPAR_100TX_FD_CAPS  0x0100 /* LP is 100TX Full Duplex Capable */
1043 #define NWAY_LPAR_100T4_CAPS     0x0200 /* LP is 100T4 Capable */
1044 #define NWAY_LPAR_PAUSE          0x0400 /* LP Pause operation desired */
1045 #define NWAY_LPAR_ASM_DIR        0x0800 /* LP Asymmetric Pause Direction bit */
1046 #define NWAY_LPAR_REMOTE_FAULT   0x2000 /* LP has detected Remote Fault */
1047 #define NWAY_LPAR_ACKNOWLEDGE    0x4000 /* LP has rx'd link code word */
1048 #define NWAY_LPAR_NEXT_PAGE      0x8000 /* Next Page ability supported */
1049
1050 /* Autoneg Expansion Register */
1051 #define NWAY_ER_LP_NWAY_CAPS      0x0001 /* LP has Auto Neg Capability */
1052 #define NWAY_ER_PAGE_RXD          0x0002 /* LP is 10T   Half Duplex Capable */
1053 #define NWAY_ER_NEXT_PAGE_CAPS    0x0004 /* LP is 10T   Full Duplex Capable */
1054 #define NWAY_ER_LP_NEXT_PAGE_CAPS 0x0008 /* LP is 100TX Half Duplex Capable */
1055 #define NWAY_ER_PAR_DETECT_FAULT  0x0010 /* LP is 100TX Full Duplex Capable */
1056
1057 /* 1000BASE-T Control Register */
1058 #define CR_1000T_ASYM_PAUSE      0x0080 /* Advertise asymmetric pause bit */
1059 #define CR_1000T_HD_CAPS         0x0100 /* Advertise 1000T HD capability */
1060 #define CR_1000T_FD_CAPS         0x0200 /* Advertise 1000T FD capability  */
1061 #define CR_1000T_REPEATER_DTE    0x0400 /* 1=Repeater/switch device port */
1062                                         /* 0=DTE device */
1063 #define CR_1000T_MS_VALUE        0x0800 /* 1=Configure PHY as Master */
1064                                         /* 0=Configure PHY as Slave */
1065 #define CR_1000T_MS_ENABLE      0x1000 /* 1=Master/Slave manual config value */
1066                                         /* 0=Automatic Master/Slave config */
1067 #define CR_1000T_TEST_MODE_NORMAL 0x0000 /* Normal Operation */
1068 #define CR_1000T_TEST_MODE_1     0x2000 /* Transmit Waveform test */
1069 #define CR_1000T_TEST_MODE_2     0x4000 /* Master Transmit Jitter test */
1070 #define CR_1000T_TEST_MODE_3     0x6000 /* Slave Transmit Jitter test */
1071 #define CR_1000T_TEST_MODE_4     0x8000 /* Transmitter Distortion test */
1072
1073 /* 1000BASE-T Status Register */
1074 #define SR_1000T_IDLE_ERROR_CNT   0x00FF /* Num idle errors since last read */
1075 #define SR_1000T_ASYM_PAUSE_DIR  0x0100 /* LP asymmetric pause direction bit */
1076 #define SR_1000T_LP_HD_CAPS       0x0400 /* LP is 1000T HD capable */
1077 #define SR_1000T_LP_FD_CAPS       0x0800 /* LP is 1000T FD capable */
1078 #define SR_1000T_REMOTE_RX_STATUS 0x1000 /* Remote receiver OK */
1079 #define SR_1000T_LOCAL_RX_STATUS  0x2000 /* Local receiver OK */
1080 #define SR_1000T_MS_CONFIG_RES    0x4000 /* 1=Local Tx is Master, 0=Slave */
1081 #define SR_1000T_MS_CONFIG_FAULT  0x8000 /* Master/Slave config fault */
1082
1083 #define SR_1000T_PHY_EXCESSIVE_IDLE_ERR_COUNT 5
1084
1085 /* PHY 1000 MII Register/Bit Definitions */
1086 /* PHY Registers defined by IEEE */
1087 #define PHY_CONTROL      0x00 /* Control Register */
1088 #define PHY_STATUS       0x01 /* Status Register */
1089 #define PHY_ID1          0x02 /* Phy Id Reg (word 1) */
1090 #define PHY_ID2          0x03 /* Phy Id Reg (word 2) */
1091 #define PHY_AUTONEG_ADV  0x04 /* Autoneg Advertisement */
1092 #define PHY_LP_ABILITY   0x05 /* Link Partner Ability (Base Page) */
1093 #define PHY_AUTONEG_EXP  0x06 /* Autoneg Expansion Reg */
1094 #define PHY_NEXT_PAGE_TX 0x07 /* Next Page Tx */
1095 #define PHY_LP_NEXT_PAGE 0x08 /* Link Partner Next Page */
1096 #define PHY_1000T_CTRL   0x09 /* 1000Base-T Control Reg */
1097 #define PHY_1000T_STATUS 0x0A /* 1000Base-T Status Reg */
1098 #define PHY_EXT_STATUS   0x0F /* Extended Status Reg */
1099
1100 #define PHY_CONTROL_LB   0x4000 /* PHY Loopback bit */
1101
1102 /* NVM Control */
1103 #define E1000_EECD_SK        0x00000001 /* NVM Clock */
1104 #define E1000_EECD_CS        0x00000002 /* NVM Chip Select */
1105 #define E1000_EECD_DI        0x00000004 /* NVM Data In */
1106 #define E1000_EECD_DO        0x00000008 /* NVM Data Out */
1107 #define E1000_EECD_FWE_MASK  0x00000030
1108 #define E1000_EECD_FWE_DIS   0x00000010 /* Disable FLASH writes */
1109 #define E1000_EECD_FWE_EN    0x00000020 /* Enable FLASH writes */
1110 #define E1000_EECD_FWE_SHIFT 4
1111 #define E1000_EECD_REQ       0x00000040 /* NVM Access Request */
1112 #define E1000_EECD_GNT       0x00000080 /* NVM Access Grant */
1113 #define E1000_EECD_PRES      0x00000100 /* NVM Present */
1114 #define E1000_EECD_SIZE      0x00000200 /* NVM Size (0=64 word 1=256 word) */
1115 /* NVM Addressing bits based on type 0=small, 1=large */
1116 #define E1000_EECD_ADDR_BITS 0x00000400
1117 #define E1000_EECD_TYPE      0x00002000 /* NVM Type (1-SPI, 0-Microwire) */
1118 #define E1000_NVM_GRANT_ATTEMPTS   1000 /* NVM # attempts to gain grant */
1119 #define E1000_EECD_AUTO_RD          0x00000200  /* NVM Auto Read done */
1120 #define E1000_EECD_SIZE_EX_MASK     0x00007800  /* NVM Size */
1121 #define E1000_EECD_SIZE_EX_SHIFT     11
1122 #define E1000_EECD_NVADDS    0x00018000 /* NVM Address Size */
1123 #define E1000_EECD_SELSHAD   0x00020000 /* Select Shadow RAM */
1124 #define E1000_EECD_INITSRAM  0x00040000 /* Initialize Shadow RAM */
1125 #define E1000_EECD_FLUPD     0x00080000 /* Update FLASH */
1126 #define E1000_EECD_AUPDEN    0x00100000 /* Enable Autonomous FLASH update */
1127 #define E1000_EECD_SHADV     0x00200000 /* Shadow RAM Data Valid */
1128 #define E1000_EECD_SEC1VAL   0x00400000 /* Sector One Valid */
1129 #define E1000_EECD_SECVAL_SHIFT      22
1130 #define E1000_EECD_SEC1VAL_VALID_MASK (E1000_EECD_AUTO_RD | E1000_EECD_PRES)
1131
1132 #define E1000_NVM_SWDPIN0   0x0001   /* SWDPIN 0 NVM Value */
1133 #define E1000_NVM_LED_LOGIC 0x0020   /* Led Logic Word */
1134 #define E1000_NVM_RW_REG_DATA   16  /* Offset to data in NVM read/write regs */
1135 #define E1000_NVM_RW_REG_DONE   2    /* Offset to READ/WRITE done bit */
1136 #define E1000_NVM_RW_REG_START  1    /* Start operation */
1137 #define E1000_NVM_RW_ADDR_SHIFT 2    /* Shift to the address bits */
1138 #define E1000_NVM_POLL_WRITE    1    /* Flag for polling for write complete */
1139 #define E1000_NVM_POLL_READ     0    /* Flag for polling for read complete */
1140 #define E1000_FLASH_UPDATES  2000
1141
1142 /* NVM Word Offsets */
1143 #define NVM_COMPAT                 0x0003
1144 #define NVM_ID_LED_SETTINGS        0x0004
1145 #define NVM_VERSION                0x0005
1146 #define NVM_SERDES_AMPLITUDE       0x0006 /* SERDES output amplitude */
1147 #define NVM_PHY_CLASS_WORD         0x0007
1148 #define NVM_INIT_CONTROL1_REG      0x000A
1149 #define NVM_INIT_CONTROL2_REG      0x000F
1150 #define NVM_SWDEF_PINS_CTRL_PORT_1 0x0010
1151 #define NVM_INIT_CONTROL3_PORT_B   0x0014
1152 #define NVM_INIT_3GIO_3            0x001A
1153 #define NVM_SWDEF_PINS_CTRL_PORT_0 0x0020
1154 #define NVM_INIT_CONTROL3_PORT_A   0x0024
1155 #define NVM_CFG                    0x0012
1156 #define NVM_FLASH_VERSION          0x0032
1157 #define NVM_ALT_MAC_ADDR_PTR       0x0037
1158 #define NVM_CHECKSUM_REG           0x003F
1159
1160 #define E1000_NVM_CFG_DONE_PORT_0  0x040000 /* MNG config cycle done */
1161 #define E1000_NVM_CFG_DONE_PORT_1  0x080000 /* ...for second port */
1162
1163 /* Mask bits for fields in Word 0x0f of the NVM */
1164 #define NVM_WORD0F_PAUSE_MASK       0x3000
1165 #define NVM_WORD0F_PAUSE            0x1000
1166 #define NVM_WORD0F_ASM_DIR          0x2000
1167 #define NVM_WORD0F_ANE              0x0800
1168 #define NVM_WORD0F_SWPDIO_EXT_MASK  0x00F0
1169 #define NVM_WORD0F_LPLU             0x0001
1170
1171 /* Mask bits for fields in Word 0x1a of the NVM */
1172 #define NVM_WORD1A_ASPM_MASK  0x000C
1173
1174 /* For checksumming, the sum of all words in the NVM should equal 0xBABA. */
1175 #define NVM_SUM                    0xBABA
1176
1177 #define NVM_MAC_ADDR_OFFSET        0
1178 #define NVM_PBA_OFFSET_0           8
1179 #define NVM_PBA_OFFSET_1           9
1180 #define NVM_RESERVED_WORD          0xFFFF
1181 #define NVM_PHY_CLASS_A            0x8000
1182 #define NVM_SERDES_AMPLITUDE_MASK  0x000F
1183 #define NVM_SIZE_MASK              0x1C00
1184 #define NVM_SIZE_SHIFT             10
1185 #define NVM_WORD_SIZE_BASE_SHIFT   6
1186 #define NVM_SWDPIO_EXT_SHIFT       4
1187
1188 /* NVM Commands - SPI */
1189 #define NVM_MAX_RETRY_SPI          5000 /* Max wait of 5ms, for RDY signal */
1190 #define NVM_READ_OPCODE_SPI        0x03 /* NVM read opcode */
1191 #define NVM_WRITE_OPCODE_SPI       0x02 /* NVM write opcode */
1192 #define NVM_A8_OPCODE_SPI          0x08 /* opcode bit-3 = address bit-8 */
1193 #define NVM_WREN_OPCODE_SPI        0x06 /* NVM set Write Enable latch */
1194 #define NVM_WRDI_OPCODE_SPI        0x04 /* NVM reset Write Enable latch */
1195 #define NVM_RDSR_OPCODE_SPI        0x05 /* NVM read Status register */
1196 #define NVM_WRSR_OPCODE_SPI        0x01 /* NVM write Status register */
1197
1198 /* SPI NVM Status Register */
1199 #define NVM_STATUS_RDY_SPI         0x01
1200 #define NVM_STATUS_WEN_SPI         0x02
1201 #define NVM_STATUS_BP0_SPI         0x04
1202 #define NVM_STATUS_BP1_SPI         0x08
1203 #define NVM_STATUS_WPEN_SPI        0x80
1204
1205 /* Word definitions for ID LED Settings */
1206 #define ID_LED_RESERVED_0000 0x0000
1207 #define ID_LED_RESERVED_FFFF 0xFFFF
1208 #define ID_LED_DEFAULT       ((ID_LED_OFF1_ON2  << 12) | \
1209                               (ID_LED_OFF1_OFF2 <<  8) | \
1210                               (ID_LED_DEF1_DEF2 <<  4) | \
1211                               (ID_LED_DEF1_DEF2))
1212 #define ID_LED_DEF1_DEF2     0x1
1213 #define ID_LED_DEF1_ON2      0x2
1214 #define ID_LED_DEF1_OFF2     0x3
1215 #define ID_LED_ON1_DEF2      0x4
1216 #define ID_LED_ON1_ON2       0x5
1217 #define ID_LED_ON1_OFF2      0x6
1218 #define ID_LED_OFF1_DEF2     0x7
1219 #define ID_LED_OFF1_ON2      0x8
1220 #define ID_LED_OFF1_OFF2     0x9
1221
1222 #define IGP_ACTIVITY_LED_MASK   0xFFFFF0FF
1223 #define IGP_ACTIVITY_LED_ENABLE 0x0300
1224 #define IGP_LED3_MODE           0x07000000
1225
1226 /* PCI/PCI-X/PCI-EX Config space */
1227 #define PCI_HEADER_TYPE_REGISTER     0x0E
1228 #define PCIE_LINK_STATUS             0x12
1229 #define PCIE_DEVICE_CONTROL2         0x28
1230
1231 #define PCI_HEADER_TYPE_MULTIFUNC    0x80
1232 #define PCIE_LINK_WIDTH_MASK         0x3F0
1233 #define PCIE_LINK_WIDTH_SHIFT        4
1234 #define PCIE_DEVICE_CONTROL2_16ms    0x0005
1235
1236 #ifndef ETH_ADDR_LEN
1237 #define ETH_ADDR_LEN                 6
1238 #endif
1239
1240 #define PHY_REVISION_MASK      0xFFFFFFF0
1241 #define MAX_PHY_REG_ADDRESS    0x1F  /* 5 bit address bus (0-0x1F) */
1242 #define MAX_PHY_MULTI_PAGE_REG 0xF
1243
1244 /* Bit definitions for valid PHY IDs. */
1245 /*
1246  * I = Integrated
1247  * E = External
1248  */
1249 #define M88E1000_E_PHY_ID    0x01410C50
1250 #define M88E1000_I_PHY_ID    0x01410C30
1251 #define M88E1011_I_PHY_ID    0x01410C20
1252 #define IGP01E1000_I_PHY_ID  0x02A80380
1253 #define M88E1011_I_REV_4     0x04
1254 #define M88E1111_I_PHY_ID    0x01410CC0
1255 #define GG82563_E_PHY_ID     0x01410CA0
1256 #define IGP03E1000_E_PHY_ID  0x02A80390
1257 #define IFE_E_PHY_ID         0x02A80330
1258 #define IFE_PLUS_E_PHY_ID    0x02A80320
1259 #define IFE_C_E_PHY_ID       0x02A80310
1260 #define BME1000_E_PHY_ID     0x01410CB0
1261 #define BME1000_E_PHY_ID_R2  0x01410CB1
1262 #define I82577_E_PHY_ID 0x01540050
1263 #define I82578_E_PHY_ID 0x004DD040
1264 #define M88_VENDOR           0x0141
1265
1266 /* M88E1000 Specific Registers */
1267 #define M88E1000_PHY_SPEC_CTRL     0x10  /* PHY Specific Control Register */
1268 #define M88E1000_PHY_SPEC_STATUS   0x11  /* PHY Specific Status Register */
1269 #define M88E1000_INT_ENABLE        0x12  /* Interrupt Enable Register */
1270 #define M88E1000_INT_STATUS        0x13  /* Interrupt Status Register */
1271 #define M88E1000_EXT_PHY_SPEC_CTRL 0x14  /* Extended PHY Specific Control */
1272 #define M88E1000_RX_ERR_CNTR       0x15  /* Receive Error Counter */
1273
1274 #define M88E1000_PHY_EXT_CTRL      0x1A  /* PHY extend control register */
1275 #define M88E1000_PHY_PAGE_SELECT   0x1D  /* Reg 29 for page number setting */
1276 #define M88E1000_PHY_GEN_CONTROL   0x1E  /* Its meaning depends on reg 29 */
1277 #define M88E1000_PHY_VCO_REG_BIT8  0x100 /* Bits 8 & 11 are adjusted for */
1278 #define M88E1000_PHY_VCO_REG_BIT11 0x800    /* improved BER performance */
1279
1280 /* M88E1000 PHY Specific Control Register */
1281 #define M88E1000_PSCR_JABBER_DISABLE    0x0001 /* 1=Jabber Function disabled */
1282 #define M88E1000_PSCR_POLARITY_REVERSAL 0x0002 /* 1=Polarity Reverse enabled */
1283 #define M88E1000_PSCR_SQE_TEST          0x0004 /* 1=SQE Test enabled */
1284 /* 1=CLK125 low, 0=CLK125 toggling */
1285 #define M88E1000_PSCR_CLK125_DISABLE    0x0010
1286 #define M88E1000_PSCR_MDI_MANUAL_MODE  0x0000 /* MDI Crossover Mode bits 6:5 */
1287                                                /* Manual MDI configuration */
1288 #define M88E1000_PSCR_MDIX_MANUAL_MODE 0x0020  /* Manual MDIX configuration */
1289 /* 1000BASE-T: Auto crossover, 100BASE-TX/10BASE-T: MDI Mode */
1290 #define M88E1000_PSCR_AUTO_X_1000T     0x0040
1291 /* Auto crossover enabled all speeds */
1292 #define M88E1000_PSCR_AUTO_X_MODE      0x0060
1293 /*
1294  * 1=Enable Extended 10BASE-T distance (Lower 10BASE-T Rx Threshold
1295  * 0=Normal 10BASE-T Rx Threshold
1296  */
1297 #define M88E1000_PSCR_EN_10BT_EXT_DIST 0x0080
1298 /* 1=5-bit interface in 100BASE-TX, 0=MII interface in 100BASE-TX */
1299 #define M88E1000_PSCR_MII_5BIT_ENABLE      0x0100
1300 #define M88E1000_PSCR_SCRAMBLER_DISABLE    0x0200 /* 1=Scrambler disable */
1301 #define M88E1000_PSCR_FORCE_LINK_GOOD      0x0400 /* 1=Force link good */
1302 #define M88E1000_PSCR_ASSERT_CRS_ON_TX     0x0800 /* 1=Assert CRS on Tx */
1303
1304 /* M88E1000 PHY Specific Status Register */
1305 #define M88E1000_PSSR_JABBER             0x0001 /* 1=Jabber */
1306 #define M88E1000_PSSR_REV_POLARITY       0x0002 /* 1=Polarity reversed */
1307 #define M88E1000_PSSR_DOWNSHIFT          0x0020 /* 1=Downshifted */
1308 #define M88E1000_PSSR_MDIX               0x0040 /* 1=MDIX; 0=MDI */
1309 /*
1310  * 0 = <50M
1311  * 1 = 50-80M
1312  * 2 = 80-110M
1313  * 3 = 110-140M
1314  * 4 = >140M
1315  */
1316 #define M88E1000_PSSR_CABLE_LENGTH       0x0380
1317 #define M88E1000_PSSR_LINK               0x0400 /* 1=Link up, 0=Link down */
1318 #define M88E1000_PSSR_SPD_DPLX_RESOLVED  0x0800 /* 1=Speed & Duplex resolved */
1319 #define M88E1000_PSSR_PAGE_RCVD          0x1000 /* 1=Page received */
1320 #define M88E1000_PSSR_DPLX               0x2000 /* 1=Duplex 0=Half Duplex */
1321 #define M88E1000_PSSR_SPEED              0xC000 /* Speed, bits 14:15 */
1322 #define M88E1000_PSSR_10MBS              0x0000 /* 00=10Mbs */
1323 #define M88E1000_PSSR_100MBS             0x4000 /* 01=100Mbs */
1324 #define M88E1000_PSSR_1000MBS            0x8000 /* 10=1000Mbs */
1325
1326 #define M88E1000_PSSR_CABLE_LENGTH_SHIFT 7
1327
1328 /* M88E1000 Extended PHY Specific Control Register */
1329 #define M88E1000_EPSCR_FIBER_LOOPBACK 0x4000 /* 1=Fiber loopback */
1330 /*
1331  * 1 = Lost lock detect enabled.
1332  * Will assert lost lock and bring
1333  * link down if idle not seen
1334  * within 1ms in 1000BASE-T
1335  */
1336 #define M88E1000_EPSCR_DOWN_NO_IDLE   0x8000
1337 /*
1338  * Number of times we will attempt to autonegotiate before downshifting if we
1339  * are the master
1340  */
1341 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_MASK 0x0C00
1342 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_1X   0x0000
1343 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_2X   0x0400
1344 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_3X   0x0800
1345 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_4X   0x0C00
1346 /*
1347  * Number of times we will attempt to autonegotiate before downshifting if we
1348  * are the slave
1349  */
1350 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_MASK  0x0300
1351 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_DIS   0x0000
1352 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_1X    0x0100
1353 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_2X    0x0200
1354 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_3X    0x0300
1355 #define M88E1000_EPSCR_TX_CLK_2_5     0x0060 /* 2.5 MHz TX_CLK */
1356 #define M88E1000_EPSCR_TX_CLK_25      0x0070 /* 25  MHz TX_CLK */
1357 #define M88E1000_EPSCR_TX_CLK_0       0x0000 /* NO  TX_CLK */
1358
1359 /* M88EC018 Rev 2 specific DownShift settings */
1360 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_MASK  0x0E00
1361 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_1X    0x0000
1362 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_2X    0x0200
1363 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_3X    0x0400
1364 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_4X    0x0600
1365 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_5X    0x0800
1366 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_6X    0x0A00
1367 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_7X    0x0C00
1368 #define M88EC018_EPSCR_DOWNSHIFT_COUNTER_8X    0x0E00
1369
1370 #define I82578_EPSCR_DOWNSHIFT_ENABLE          0x0020
1371 #define I82578_EPSCR_DOWNSHIFT_COUNTER_MASK    0x001C
1372
1373 /* BME1000 PHY Specific Control Register */
1374 #define BME1000_PSCR_ENABLE_DOWNSHIFT   0x0800 /* 1 = enable downshift */
1375
1376 /*
1377  * Bits...
1378  * 15-5: page
1379  * 4-0: register offset
1380  */
1381 #define GG82563_PAGE_SHIFT        5
1382 #define GG82563_REG(page, reg)    \
1383         (((page) << GG82563_PAGE_SHIFT) | ((reg) & MAX_PHY_REG_ADDRESS))
1384 #define GG82563_MIN_ALT_REG       30
1385
1386 /* GG82563 Specific Registers */
1387 #define GG82563_PHY_SPEC_CTRL           \
1388         GG82563_REG(0, 16) /* PHY Specific Control */
1389 #define GG82563_PHY_SPEC_STATUS         \
1390         GG82563_REG(0, 17) /* PHY Specific Status */
1391 #define GG82563_PHY_INT_ENABLE          \
1392         GG82563_REG(0, 18) /* Interrupt Enable */
1393 #define GG82563_PHY_SPEC_STATUS_2       \
1394         GG82563_REG(0, 19) /* PHY Specific Status 2 */
1395 #define GG82563_PHY_RX_ERR_CNTR         \
1396         GG82563_REG(0, 21) /* Receive Error Counter */
1397 #define GG82563_PHY_PAGE_SELECT         \
1398         GG82563_REG(0, 22) /* Page Select */
1399 #define GG82563_PHY_SPEC_CTRL_2         \
1400         GG82563_REG(0, 26) /* PHY Specific Control 2 */
1401 #define GG82563_PHY_PAGE_SELECT_ALT     \
1402         GG82563_REG(0, 29) /* Alternate Page Select */
1403 #define GG82563_PHY_TEST_CLK_CTRL       \
1404         GG82563_REG(0, 30) /* Test Clock Control (use reg. 29 to select) */
1405
1406 #define GG82563_PHY_MAC_SPEC_CTRL       \
1407         GG82563_REG(2, 21) /* MAC Specific Control Register */
1408 #define GG82563_PHY_MAC_SPEC_CTRL_2     \
1409         GG82563_REG(2, 26) /* MAC Specific Control 2 */
1410
1411 #define GG82563_PHY_DSP_DISTANCE    \
1412         GG82563_REG(5, 26) /* DSP Distance */
1413
1414 /* Page 193 - Port Control Registers */
1415 #define GG82563_PHY_KMRN_MODE_CTRL   \
1416         GG82563_REG(193, 16) /* Kumeran Mode Control */
1417 #define GG82563_PHY_PORT_RESET          \
1418         GG82563_REG(193, 17) /* Port Reset */
1419 #define GG82563_PHY_REVISION_ID         \
1420         GG82563_REG(193, 18) /* Revision ID */
1421 #define GG82563_PHY_DEVICE_ID           \
1422         GG82563_REG(193, 19) /* Device ID */
1423 #define GG82563_PHY_PWR_MGMT_CTRL       \
1424         GG82563_REG(193, 20) /* Power Management Control */
1425 #define GG82563_PHY_RATE_ADAPT_CTRL     \
1426         GG82563_REG(193, 25) /* Rate Adaptation Control */
1427
1428 /* Page 194 - KMRN Registers */
1429 #define GG82563_PHY_KMRN_FIFO_CTRL_STAT \
1430         GG82563_REG(194, 16) /* FIFO's Control/Status */
1431 #define GG82563_PHY_KMRN_CTRL           \
1432         GG82563_REG(194, 17) /* Control */
1433 #define GG82563_PHY_INBAND_CTRL         \
1434         GG82563_REG(194, 18) /* Inband Control */
1435 #define GG82563_PHY_KMRN_DIAGNOSTIC     \
1436         GG82563_REG(194, 19) /* Diagnostic */
1437 #define GG82563_PHY_ACK_TIMEOUTS        \
1438         GG82563_REG(194, 20) /* Acknowledge Timeouts */
1439 #define GG82563_PHY_ADV_ABILITY         \
1440         GG82563_REG(194, 21) /* Advertised Ability */
1441 #define GG82563_PHY_LINK_PARTNER_ADV_ABILITY \
1442         GG82563_REG(194, 23) /* Link Partner Advertised Ability */
1443 #define GG82563_PHY_ADV_NEXT_PAGE       \
1444         GG82563_REG(194, 24) /* Advertised Next Page */
1445 #define GG82563_PHY_LINK_PARTNER_ADV_NEXT_PAGE \
1446         GG82563_REG(194, 25) /* Link Partner Advertised Next page */
1447 #define GG82563_PHY_KMRN_MISC           \
1448         GG82563_REG(194, 26) /* Misc. */
1449
1450 /* MDI Control */
1451 #define E1000_MDIC_DATA_MASK 0x0000FFFF
1452 #define E1000_MDIC_REG_MASK  0x001F0000
1453 #define E1000_MDIC_REG_SHIFT 16
1454 #define E1000_MDIC_PHY_MASK  0x03E00000
1455 #define E1000_MDIC_PHY_SHIFT 21
1456 #define E1000_MDIC_OP_WRITE  0x04000000
1457 #define E1000_MDIC_OP_READ   0x08000000
1458 #define E1000_MDIC_READY     0x10000000
1459 #define E1000_MDIC_INT_EN    0x20000000
1460 #define E1000_MDIC_ERROR     0x40000000
1461
1462 /* SerDes Control */
1463 #define E1000_GEN_CTL_READY             0x80000000
1464 #define E1000_GEN_CTL_ADDRESS_SHIFT     8
1465 #define E1000_GEN_POLL_TIMEOUT          640
1466
1467
1468
1469 #endif /* _E1000E_DEFINES_H_ */