Header rearrangement.
[people/pcmattman/gpxe.git] / src / include / gpxe / pci.h
1 #ifndef _GPXEPCI_H
2 #define _GPXEPCI_H
3
4 /*
5 ** Support for NE2000 PCI clones added David Monro June 1997
6 ** Generalised for other PCI NICs by Ken Yap July 1997
7 **
8 ** Most of this is taken from:
9 **
10 ** /usr/src/linux/drivers/pci/pci.c
11 ** /usr/src/linux/include/linux/pci.h
12 ** /usr/src/linux/arch/i386/bios32.c
13 ** /usr/src/linux/include/linux/bios32.h
14 ** /usr/src/linux/drivers/net/ne.c
15 */
16
17 /*
18  * This program is free software; you can redistribute it and/or
19  * modify it under the terms of the GNU General Public License as
20  * published by the Free Software Foundation; either version 2, or (at
21  * your option) any later version.
22  */
23
24 #include <stdint.h>
25 #include "pci_ids.h"
26
27 #define PCI_BUS_TYPE    1
28
29 /*
30  * PCI constants
31  *
32  */
33
34 #define PCI_COMMAND_IO                  0x1     /* Enable response in I/O space */
35 #define PCI_COMMAND_MEM                 0x2     /* Enable response in mem space */
36 #define PCI_COMMAND_MASTER              0x4     /* Enable bus mastering */
37 #define PCI_LATENCY_TIMER               0x0d    /* 8 bits */
38 #define PCI_COMMAND_SPECIAL             0x8     /* Enable response to special cycles */
39 #define PCI_COMMAND_INVALIDATE          0x10    /* Use memory write and invalidate */
40 #define  PCI_COMMAND_VGA_PALETTE 0x20   /* Enable palette snooping */
41 #define  PCI_COMMAND_PARITY     0x40    /* Enable parity checking */
42 #define  PCI_COMMAND_WAIT       0x80    /* Enable address/data stepping */
43 #define  PCI_COMMAND_SERR       0x100   /* Enable SERR */
44 #define  PCI_COMMAND_FAST_BACK  0x200   /* Enable back-to-back writes */
45
46
47 #define PCI_VENDOR_ID           0x00    /* 16 bits */
48 #define PCI_DEVICE_ID           0x02    /* 16 bits */
49 #define PCI_COMMAND             0x04    /* 16 bits */
50
51 #define PCI_STATUS              0x06    /* 16 bits */
52 #define  PCI_STATUS_CAP_LIST    0x10    /* Support Capability List */
53 #define  PCI_STATUS_66MHZ       0x20    /* Support 66 Mhz PCI 2.1 bus */
54 #define  PCI_STATUS_UDF         0x40    /* Support User Definable Features [obsolete] */
55 #define  PCI_STATUS_FAST_BACK   0x80    /* Accept fast-back to back */
56 #define  PCI_STATUS_PARITY      0x100   /* Detected parity error */
57 #define  PCI_STATUS_DEVSEL_MASK 0x600   /* DEVSEL timing */
58 #define  PCI_STATUS_DEVSEL_FAST 0x000   
59 #define  PCI_STATUS_DEVSEL_MEDIUM 0x200
60 #define  PCI_STATUS_DEVSEL_SLOW 0x400
61 #define  PCI_STATUS_SIG_TARGET_ABORT 0x800 /* Set on target abort */
62 #define  PCI_STATUS_REC_TARGET_ABORT 0x1000 /* Master ack of " */
63 #define  PCI_STATUS_REC_MASTER_ABORT 0x2000 /* Set on master abort */
64 #define  PCI_STATUS_SIG_SYSTEM_ERROR 0x4000 /* Set when we drive SERR */
65 #define  PCI_STATUS_DETECTED_PARITY 0x8000 /* Set on parity error */
66
67 #define PCI_REVISION            0x08    /* 8 bits  */
68 #define PCI_REVISION_ID         0x08    /* 8 bits  */
69 #define PCI_CLASS_REVISION      0x08    /* 32 bits  */
70 #define PCI_CLASS_CODE          0x0b    /* 8 bits */
71 #define PCI_SUBCLASS_CODE       0x0a    /* 8 bits */
72 #define PCI_HEADER_TYPE         0x0e    /* 8 bits */
73 #define  PCI_HEADER_TYPE_NORMAL 0
74 #define  PCI_HEADER_TYPE_BRIDGE 1
75 #define  PCI_HEADER_TYPE_CARDBUS 2
76
77
78 /* Header type 0 (normal devices) */
79 #define PCI_CARDBUS_CIS         0x28
80 #define PCI_SUBSYSTEM_VENDOR_ID 0x2c
81 #define PCI_SUBSYSTEM_ID        0x2e  
82
83 #define PCI_BASE_ADDRESS_0      0x10    /* 32 bits */
84 #define PCI_BASE_ADDRESS_1      0x14    /* 32 bits */
85 #define PCI_BASE_ADDRESS_2      0x18    /* 32 bits */
86 #define PCI_BASE_ADDRESS_3      0x1c    /* 32 bits */
87 #define PCI_BASE_ADDRESS_4      0x20    /* 32 bits */
88 #define PCI_BASE_ADDRESS_5      0x24    /* 32 bits */
89
90 #define PCI_BASE_ADDRESS_MEM_TYPE_MASK 0x06
91 #define PCI_BASE_ADDRESS_MEM_TYPE_32    0x00    /* 32 bit address */
92 #define PCI_BASE_ADDRESS_MEM_TYPE_1M    0x02    /* Below 1M [obsolete] */
93 #define PCI_BASE_ADDRESS_MEM_TYPE_64    0x04    /* 64 bit address */
94
95 #ifndef PCI_BASE_ADDRESS_IO_MASK
96 #define PCI_BASE_ADDRESS_IO_MASK       (~0x03)
97 #endif
98 #ifndef PCI_BASE_ADDRESS_MEM_MASK
99 #define PCI_BASE_ADDRESS_MEM_MASK       (~0x0f)
100 #endif
101 #define PCI_BASE_ADDRESS_SPACE_IO       0x01
102 #define PCI_ROM_ADDRESS         0x30    /* 32 bits */
103 #define PCI_ROM_ADDRESS_ENABLE  0x01    /* Write 1 to enable ROM,
104                                            bits 31..11 are address,
105                                            10..2 are reserved */
106
107 #define PCI_CAPABILITY_LIST     0x34    /* Offset of first capability list entry */
108
109 #define PCI_INTERRUPT_LINE      0x3c    /* IRQ number (0-15) */
110 #define PCI_INTERRUPT_PIN       0x3d    /* IRQ pin on PCI bus (A-D) */
111
112 /* Header type 1 (PCI-to-PCI bridges) */
113 #define PCI_PRIMARY_BUS         0x18    /* Primary bus number */
114 #define PCI_SECONDARY_BUS       0x19    /* Secondary bus number */
115 #define PCI_SUBORDINATE_BUS     0x1a    /* Highest bus number behind the bridge */
116 #define PCI_SEC_LATENCY_TIMER   0x1b    /* Latency timer for secondary interface */
117 #define PCI_IO_BASE             0x1c    /* I/O range behind the bridge */
118 #define PCI_IO_LIMIT            0x1d
119 #define  PCI_IO_RANGE_TYPE_MASK 0x0f    /* I/O bridging type */
120 #define  PCI_IO_RANGE_TYPE_16   0x00
121 #define  PCI_IO_RANGE_TYPE_32   0x01
122 #define  PCI_IO_RANGE_MASK      ~0x0f
123 #define PCI_SEC_STATUS          0x1e    /* Secondary status register, only bit 14 used */
124 #define PCI_MEMORY_BASE         0x20    /* Memory range behind */
125 #define PCI_MEMORY_LIMIT        0x22
126 #define  PCI_MEMORY_RANGE_TYPE_MASK 0x0f
127 #define  PCI_MEMORY_RANGE_MASK  ~0x0f
128 #define PCI_PREF_MEMORY_BASE    0x24    /* Prefetchable memory range behind */
129 #define PCI_PREF_MEMORY_LIMIT   0x26
130 #define  PCI_PREF_RANGE_TYPE_MASK 0x0f
131 #define  PCI_PREF_RANGE_TYPE_32 0x00
132 #define  PCI_PREF_RANGE_TYPE_64 0x01
133 #define  PCI_PREF_RANGE_MASK    ~0x0f
134 #define PCI_PREF_BASE_UPPER32   0x28    /* Upper half of prefetchable memory range */
135 #define PCI_PREF_LIMIT_UPPER32  0x2c
136 #define PCI_IO_BASE_UPPER16     0x30    /* Upper half of I/O addresses */
137 #define PCI_IO_LIMIT_UPPER16    0x32
138 /* 0x34 same as for htype 0 */
139 /* 0x35-0x3b is reserved */
140 #define PCI_ROM_ADDRESS1        0x38    /* Same as PCI_ROM_ADDRESS, but for htype 1 */
141 /* 0x3c-0x3d are same as for htype 0 */
142 #define PCI_BRIDGE_CONTROL      0x3e
143 #define  PCI_BRIDGE_CTL_PARITY  0x01    /* Enable parity detection on secondary interface */
144 #define  PCI_BRIDGE_CTL_SERR    0x02    /* The same for SERR forwarding */
145 #define  PCI_BRIDGE_CTL_NO_ISA  0x04    /* Disable bridging of ISA ports */
146 #define  PCI_BRIDGE_CTL_VGA     0x08    /* Forward VGA addresses */
147 #define  PCI_BRIDGE_CTL_MASTER_ABORT 0x20  /* Report master aborts */
148 #define  PCI_BRIDGE_CTL_BUS_RESET 0x40  /* Secondary bus reset */
149 #define  PCI_BRIDGE_CTL_FAST_BACK 0x80  /* Fast Back2Back enabled on secondary interface */
150
151 #define PCI_CB_CAPABILITY_LIST  0x14
152
153 /* Capability lists */
154
155 #define PCI_CAP_LIST_ID         0       /* Capability ID */
156 #define  PCI_CAP_ID_PM          0x01    /* Power Management */
157 #define  PCI_CAP_ID_AGP         0x02    /* Accelerated Graphics Port */
158 #define  PCI_CAP_ID_VPD         0x03    /* Vital Product Data */
159 #define  PCI_CAP_ID_SLOTID      0x04    /* Slot Identification */
160 #define  PCI_CAP_ID_MSI         0x05    /* Message Signalled Interrupts */
161 #define  PCI_CAP_ID_CHSWP       0x06    /* CompactPCI HotSwap */
162 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
163 #define PCI_CAP_FLAGS           2       /* Capability defined flags (16 bits) */
164 #define PCI_CAP_SIZEOF          4
165
166 /* Power Management Registers */
167
168 #define PCI_PM_PMC              2       /* PM Capabilities Register */
169 #define  PCI_PM_CAP_VER_MASK    0x0007  /* Version */
170 #define  PCI_PM_CAP_PME_CLOCK   0x0008  /* PME clock required */
171 #define  PCI_PM_CAP_RESERVED    0x0010  /* Reserved field */
172 #define  PCI_PM_CAP_DSI         0x0020  /* Device specific initialization */
173 #define  PCI_PM_CAP_AUX_POWER   0x01C0  /* Auxilliary power support mask */
174 #define  PCI_PM_CAP_D1          0x0200  /* D1 power state support */
175 #define  PCI_PM_CAP_D2          0x0400  /* D2 power state support */
176 #define  PCI_PM_CAP_PME         0x0800  /* PME pin supported */
177 #define  PCI_PM_CAP_PME_MASK    0xF800  /* PME Mask of all supported states */
178 #define  PCI_PM_CAP_PME_D0      0x0800  /* PME# from D0 */
179 #define  PCI_PM_CAP_PME_D1      0x1000  /* PME# from D1 */
180 #define  PCI_PM_CAP_PME_D2      0x2000  /* PME# from D2 */
181 #define  PCI_PM_CAP_PME_D3      0x4000  /* PME# from D3 (hot) */
182 #define  PCI_PM_CAP_PME_D3cold  0x8000  /* PME# from D3 (cold) */
183 #define PCI_PM_CTRL             4       /* PM control and status register */
184 #define  PCI_PM_CTRL_STATE_MASK 0x0003  /* Current power state (D0 to D3) */
185 #define  PCI_PM_CTRL_PME_ENABLE 0x0100  /* PME pin enable */
186 #define  PCI_PM_CTRL_DATA_SEL_MASK      0x1e00  /* Data select (??) */
187 #define  PCI_PM_CTRL_DATA_SCALE_MASK    0x6000  /* Data scale (??) */
188 #define  PCI_PM_CTRL_PME_STATUS 0x8000  /* PME pin status */
189 #define PCI_PM_PPB_EXTENSIONS   6       /* PPB support extensions (??) */
190 #define  PCI_PM_PPB_B2_B3       0x40    /* Stop clock when in D3hot (??) */
191 #define  PCI_PM_BPCC_ENABLE     0x80    /* Bus power/clock control enable (??) */
192 #define PCI_PM_DATA_REGISTER    7       /* (??) */
193 #define PCI_PM_SIZEOF           8
194
195 /* AGP registers */
196
197 #define PCI_AGP_VERSION         2       /* BCD version number */
198 #define PCI_AGP_RFU             3       /* Rest of capability flags */
199 #define PCI_AGP_STATUS          4       /* Status register */
200 #define  PCI_AGP_STATUS_RQ_MASK 0xff000000      /* Maximum number of requests - 1 */
201 #define  PCI_AGP_STATUS_SBA     0x0200  /* Sideband addressing supported */
202 #define  PCI_AGP_STATUS_64BIT   0x0020  /* 64-bit addressing supported */
203 #define  PCI_AGP_STATUS_FW      0x0010  /* FW transfers supported */
204 #define  PCI_AGP_STATUS_RATE4   0x0004  /* 4x transfer rate supported */
205 #define  PCI_AGP_STATUS_RATE2   0x0002  /* 2x transfer rate supported */
206 #define  PCI_AGP_STATUS_RATE1   0x0001  /* 1x transfer rate supported */
207 #define PCI_AGP_COMMAND         8       /* Control register */
208 #define  PCI_AGP_COMMAND_RQ_MASK 0xff000000  /* Master: Maximum number of requests */
209 #define  PCI_AGP_COMMAND_SBA    0x0200  /* Sideband addressing enabled */
210 #define  PCI_AGP_COMMAND_AGP    0x0100  /* Allow processing of AGP transactions */
211 #define  PCI_AGP_COMMAND_64BIT  0x0020  /* Allow processing of 64-bit addresses */
212 #define  PCI_AGP_COMMAND_FW     0x0010  /* Force FW transfers */
213 #define  PCI_AGP_COMMAND_RATE4  0x0004  /* Use 4x rate */
214 #define  PCI_AGP_COMMAND_RATE2  0x0002  /* Use 2x rate */
215 #define  PCI_AGP_COMMAND_RATE1  0x0001  /* Use 1x rate */
216 #define PCI_AGP_SIZEOF          12
217
218 /* Slot Identification */
219
220 #define PCI_SID_ESR             2       /* Expansion Slot Register */
221 #define  PCI_SID_ESR_NSLOTS     0x1f    /* Number of expansion slots available */
222 #define  PCI_SID_ESR_FIC        0x20    /* First In Chassis Flag */
223 #define PCI_SID_CHASSIS_NR      3       /* Chassis Number */
224
225 /* Message Signalled Interrupts registers */
226
227 #define PCI_MSI_FLAGS           2       /* Various flags */
228 #define  PCI_MSI_FLAGS_64BIT    0x80    /* 64-bit addresses allowed */
229 #define  PCI_MSI_FLAGS_QSIZE    0x70    /* Message queue size configured */
230 #define  PCI_MSI_FLAGS_QMASK    0x0e    /* Maximum queue size available */
231 #define  PCI_MSI_FLAGS_ENABLE   0x01    /* MSI feature enabled */
232 #define PCI_MSI_RFU             3       /* Rest of capability flags */
233 #define PCI_MSI_ADDRESS_LO      4       /* Lower 32 bits */
234 #define PCI_MSI_ADDRESS_HI      8       /* Upper 32 bits (if PCI_MSI_FLAGS_64BIT set) */
235 #define PCI_MSI_DATA_32         8       /* 16 bits of data for 32-bit devices */
236 #define PCI_MSI_DATA_64         12      /* 16 bits of data for 64-bit devices */
237 /*
238  * A location on a PCI bus
239  *
240  */
241 struct pci_loc {
242         uint16_t                busdevfn;
243 };
244
245 /*
246  * A physical PCI device
247  *
248  */
249 struct pci_device {
250         const char *    name;
251         uint32_t        membase;        /* BAR 1 */
252         uint32_t        ioaddr;         /* first IO BAR */
253         uint16_t        vendor_id, device_id;
254         uint16_t        class;
255         uint16_t        busdevfn;
256         uint8_t         revision;
257         uint8_t         irq;
258         void *priv;
259 };
260
261 /*
262  * Useful busdevfn calculations
263  *
264  */
265 #define PCI_BUS(busdevfn)       ( ( uint8_t ) ( ( (busdevfn) >> 8 ) & 0xff ) )
266 #define PCI_DEV(busdevfn)       ( ( uint8_t ) ( ( (busdevfn) >> 3 ) & 0x1f ) )
267 #define PCI_FUNC(busdevfn)      ( ( uint8_t ) ( (busdevfn) & 0x07 ) )
268 #define PCI_FN0(busdevfn)       ( ( uint16_t ) ( (busdevfn) & 0xfff8 ) )
269 #define PCI_MAX_BUSDEVFN        0xffff
270
271 /*
272  * An individual PCI device identified by vendor and device IDs
273  *
274  */
275 struct pci_id {
276         unsigned short vendor_id, device_id;
277         const char *name;
278 };
279
280 /*
281  * PCI_ROM is used to build up entries in a struct pci_id array.  It
282  * is also parsed by parserom.pl to generate Makefile rules and files
283  * for rom-o-matic.
284  */
285 #define PCI_ROM( _vendor_id, _device_id, _name, _description ) {        \
286         .vendor_id = _vendor_id,                                        \
287         .device_id = _device_id,                                        \
288         .name = _name,                                                  \
289 }
290
291 /*
292  * A PCI driver information table, with a device ID (struct pci_id)
293  * table and an optional class.
294  *
295  * Set the class to something other than PCI_NO_CLASS if the driver
296  * can handle an entire class of devices.
297  *
298  */
299 struct pci_driver {
300         struct pci_id *ids;
301         unsigned int id_count;
302         uint16_t class;
303 };
304 #define PCI_NO_CLASS 0
305
306 /*
307  * Define a PCI driver.
308  *
309  */
310 #define PCI_DRIVER( _name, _ids, _class )                               \
311         static struct pci_driver _name = {                              \
312                 .ids = _ids,                                            \
313                 .id_count = sizeof ( _ids ) / sizeof ( _ids[0] ),       \
314                 .class = _class,                                        \
315         }
316
317 /*
318  * These are the functions we expect pci_io.c to provide.
319  *
320  */
321 extern int pci_read_config_byte ( struct pci_device *pci, unsigned int where,
322                                   uint8_t *value );
323 extern int pci_write_config_byte ( struct pci_device *pci, unsigned int where,
324                                    uint8_t value );
325 extern int pci_read_config_word ( struct pci_device *pci, unsigned int where,
326                                   uint16_t *value );
327 extern int pci_write_config_word ( struct pci_device *pci, unsigned int where,
328                                    uint16_t value );
329 extern int pci_read_config_dword ( struct pci_device *pci, unsigned int where,
330                                    uint32_t *value );
331 extern int pci_write_config_dword ( struct pci_device *pci, unsigned int where,
332                                     uint32_t value );
333 extern unsigned long pci_bus_base ( struct pci_device *pci );
334
335 /*
336  * pci_io.c is allowed to overwrite pci_max_bus if it knows what the
337  * highest bus in the system will be.
338  *
339  */
340 extern unsigned int pci_max_bus;
341
342 /*
343  * Functions in pci.c
344  *
345  */
346 extern void adjust_pci_device ( struct pci_device *pci );
347 extern unsigned long pci_bar_start ( struct pci_device *pci,
348                                      unsigned int bar );
349 extern unsigned long pci_bar_size ( struct pci_device *pci, unsigned int bar );
350 extern int pci_find_capability ( struct pci_device *pci, int capability );
351
352 /*
353  * PCI bus global definition
354  *
355  */
356 extern struct bus_driver pci_driver;
357
358 static inline void pci_set_drvdata ( struct pci_device *pci, void *priv ) {
359         pci->priv = priv;
360 }
361
362 static inline void * pci_get_drvdata ( struct pci_device *pci ) {
363         return pci->priv;
364 }
365
366 #endif  /* _GPXE_PCI_H */