Restructured PCI subsystem to fit the new device model.
[people/pcmattman/gpxe.git] / src / include / gpxe / pci.h
1 #ifndef _GPXE_PCI_H
2 #define _GPXE_PCI_H
3
4 /*
5  * Support for NE2000 PCI clones added David Monro June 1997
6  * Generalised for other PCI NICs by Ken Yap July 1997
7  * PCI support rewritten by Michael Brown 2006
8  *
9  * Most of this is taken from /usr/src/linux/include/linux/pci.h.
10  */
11
12 /*
13  * This program is free software; you can redistribute it and/or
14  * modify it under the terms of the GNU General Public License as
15  * published by the Free Software Foundation; either version 2, or (at
16  * your option) any later version.
17  */
18
19 #include <stdint.h>
20 #include <gpxe/device.h>
21 #include <gpxe/tables.h>
22 #include "pci_ids.h"
23
24 /*
25  * PCI constants
26  *
27  */
28
29 #define PCI_COMMAND_IO                  0x1     /* Enable response in I/O space */
30 #define PCI_COMMAND_MEM                 0x2     /* Enable response in mem space */
31 #define PCI_COMMAND_MASTER              0x4     /* Enable bus mastering */
32 #define PCI_LATENCY_TIMER               0x0d    /* 8 bits */
33 #define PCI_COMMAND_SPECIAL             0x8     /* Enable response to special cycles */
34 #define PCI_COMMAND_INVALIDATE          0x10    /* Use memory write and invalidate */
35 #define  PCI_COMMAND_VGA_PALETTE 0x20   /* Enable palette snooping */
36 #define  PCI_COMMAND_PARITY     0x40    /* Enable parity checking */
37 #define  PCI_COMMAND_WAIT       0x80    /* Enable address/data stepping */
38 #define  PCI_COMMAND_SERR       0x100   /* Enable SERR */
39 #define  PCI_COMMAND_FAST_BACK  0x200   /* Enable back-to-back writes */
40
41
42 #define PCI_VENDOR_ID           0x00    /* 16 bits */
43 #define PCI_DEVICE_ID           0x02    /* 16 bits */
44 #define PCI_COMMAND             0x04    /* 16 bits */
45
46 #define PCI_STATUS              0x06    /* 16 bits */
47 #define  PCI_STATUS_CAP_LIST    0x10    /* Support Capability List */
48 #define  PCI_STATUS_66MHZ       0x20    /* Support 66 Mhz PCI 2.1 bus */
49 #define  PCI_STATUS_UDF         0x40    /* Support User Definable Features [obsolete] */
50 #define  PCI_STATUS_FAST_BACK   0x80    /* Accept fast-back to back */
51 #define  PCI_STATUS_PARITY      0x100   /* Detected parity error */
52 #define  PCI_STATUS_DEVSEL_MASK 0x600   /* DEVSEL timing */
53 #define  PCI_STATUS_DEVSEL_FAST 0x000   
54 #define  PCI_STATUS_DEVSEL_MEDIUM 0x200
55 #define  PCI_STATUS_DEVSEL_SLOW 0x400
56 #define  PCI_STATUS_SIG_TARGET_ABORT 0x800 /* Set on target abort */
57 #define  PCI_STATUS_REC_TARGET_ABORT 0x1000 /* Master ack of " */
58 #define  PCI_STATUS_REC_MASTER_ABORT 0x2000 /* Set on master abort */
59 #define  PCI_STATUS_SIG_SYSTEM_ERROR 0x4000 /* Set when we drive SERR */
60 #define  PCI_STATUS_DETECTED_PARITY 0x8000 /* Set on parity error */
61
62 #define PCI_REVISION            0x08    /* 8 bits  */
63 #define PCI_REVISION_ID         0x08    /* 8 bits  */
64 #define PCI_CLASS_REVISION      0x08    /* 32 bits  */
65 #define PCI_CLASS_CODE          0x0b    /* 8 bits */
66 #define PCI_SUBCLASS_CODE       0x0a    /* 8 bits */
67 #define PCI_HEADER_TYPE         0x0e    /* 8 bits */
68 #define  PCI_HEADER_TYPE_NORMAL 0
69 #define  PCI_HEADER_TYPE_BRIDGE 1
70 #define  PCI_HEADER_TYPE_CARDBUS 2
71
72
73 /* Header type 0 (normal devices) */
74 #define PCI_CARDBUS_CIS         0x28
75 #define PCI_SUBSYSTEM_VENDOR_ID 0x2c
76 #define PCI_SUBSYSTEM_ID        0x2e  
77
78 #define PCI_BASE_ADDRESS_0      0x10    /* 32 bits */
79 #define PCI_BASE_ADDRESS_1      0x14    /* 32 bits */
80 #define PCI_BASE_ADDRESS_2      0x18    /* 32 bits */
81 #define PCI_BASE_ADDRESS_3      0x1c    /* 32 bits */
82 #define PCI_BASE_ADDRESS_4      0x20    /* 32 bits */
83 #define PCI_BASE_ADDRESS_5      0x24    /* 32 bits */
84
85 #define PCI_BASE_ADDRESS_SPACE          0x01    /* 0 = memory, 1 = I/O */
86 #define PCI_BASE_ADDRESS_SPACE_IO       0x01
87 #define PCI_BASE_ADDRESS_SPACE_MEMORY   0x00
88
89 #define PCI_BASE_ADDRESS_MEM_TYPE_MASK  0x06
90 #define PCI_BASE_ADDRESS_MEM_TYPE_32    0x00    /* 32 bit address */
91 #define PCI_BASE_ADDRESS_MEM_TYPE_1M    0x02    /* Below 1M [obsolete] */
92 #define PCI_BASE_ADDRESS_MEM_TYPE_64    0x04    /* 64 bit address */
93 #define PCI_BASE_ADDRESS_MEM_MASK       (~0x0f)
94 #define PCI_BASE_ADDRESS_IO_MASK        (~0x03)
95 #define PCI_ROM_ADDRESS         0x30    /* 32 bits */
96 #define PCI_ROM_ADDRESS_ENABLE  0x01    /* Write 1 to enable ROM,
97                                            bits 31..11 are address,
98                                            10..2 are reserved */
99
100 #define PCI_CAPABILITY_LIST     0x34    /* Offset of first capability list entry */
101
102 #define PCI_INTERRUPT_LINE      0x3c    /* IRQ number (0-15) */
103 #define PCI_INTERRUPT_PIN       0x3d    /* IRQ pin on PCI bus (A-D) */
104
105 /* Header type 1 (PCI-to-PCI bridges) */
106 #define PCI_PRIMARY_BUS         0x18    /* Primary bus number */
107 #define PCI_SECONDARY_BUS       0x19    /* Secondary bus number */
108 #define PCI_SUBORDINATE_BUS     0x1a    /* Highest bus number behind the bridge */
109 #define PCI_SEC_LATENCY_TIMER   0x1b    /* Latency timer for secondary interface */
110 #define PCI_IO_BASE             0x1c    /* I/O range behind the bridge */
111 #define PCI_IO_LIMIT            0x1d
112 #define  PCI_IO_RANGE_TYPE_MASK 0x0f    /* I/O bridging type */
113 #define  PCI_IO_RANGE_TYPE_16   0x00
114 #define  PCI_IO_RANGE_TYPE_32   0x01
115 #define  PCI_IO_RANGE_MASK      ~0x0f
116 #define PCI_SEC_STATUS          0x1e    /* Secondary status register, only bit 14 used */
117 #define PCI_MEMORY_BASE         0x20    /* Memory range behind */
118 #define PCI_MEMORY_LIMIT        0x22
119 #define  PCI_MEMORY_RANGE_TYPE_MASK 0x0f
120 #define  PCI_MEMORY_RANGE_MASK  ~0x0f
121 #define PCI_PREF_MEMORY_BASE    0x24    /* Prefetchable memory range behind */
122 #define PCI_PREF_MEMORY_LIMIT   0x26
123 #define  PCI_PREF_RANGE_TYPE_MASK 0x0f
124 #define  PCI_PREF_RANGE_TYPE_32 0x00
125 #define  PCI_PREF_RANGE_TYPE_64 0x01
126 #define  PCI_PREF_RANGE_MASK    ~0x0f
127 #define PCI_PREF_BASE_UPPER32   0x28    /* Upper half of prefetchable memory range */
128 #define PCI_PREF_LIMIT_UPPER32  0x2c
129 #define PCI_IO_BASE_UPPER16     0x30    /* Upper half of I/O addresses */
130 #define PCI_IO_LIMIT_UPPER16    0x32
131 /* 0x34 same as for htype 0 */
132 /* 0x35-0x3b is reserved */
133 #define PCI_ROM_ADDRESS1        0x38    /* Same as PCI_ROM_ADDRESS, but for htype 1 */
134 /* 0x3c-0x3d are same as for htype 0 */
135 #define PCI_BRIDGE_CONTROL      0x3e
136 #define  PCI_BRIDGE_CTL_PARITY  0x01    /* Enable parity detection on secondary interface */
137 #define  PCI_BRIDGE_CTL_SERR    0x02    /* The same for SERR forwarding */
138 #define  PCI_BRIDGE_CTL_NO_ISA  0x04    /* Disable bridging of ISA ports */
139 #define  PCI_BRIDGE_CTL_VGA     0x08    /* Forward VGA addresses */
140 #define  PCI_BRIDGE_CTL_MASTER_ABORT 0x20  /* Report master aborts */
141 #define  PCI_BRIDGE_CTL_BUS_RESET 0x40  /* Secondary bus reset */
142 #define  PCI_BRIDGE_CTL_FAST_BACK 0x80  /* Fast Back2Back enabled on secondary interface */
143
144 #define PCI_CB_CAPABILITY_LIST  0x14
145
146 /* Capability lists */
147
148 #define PCI_CAP_LIST_ID         0       /* Capability ID */
149 #define  PCI_CAP_ID_PM          0x01    /* Power Management */
150 #define  PCI_CAP_ID_AGP         0x02    /* Accelerated Graphics Port */
151 #define  PCI_CAP_ID_VPD         0x03    /* Vital Product Data */
152 #define  PCI_CAP_ID_SLOTID      0x04    /* Slot Identification */
153 #define  PCI_CAP_ID_MSI         0x05    /* Message Signalled Interrupts */
154 #define  PCI_CAP_ID_CHSWP       0x06    /* CompactPCI HotSwap */
155 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
156 #define PCI_CAP_FLAGS           2       /* Capability defined flags (16 bits) */
157 #define PCI_CAP_SIZEOF          4
158
159 /* Power Management Registers */
160
161 #define PCI_PM_PMC              2       /* PM Capabilities Register */
162 #define  PCI_PM_CAP_VER_MASK    0x0007  /* Version */
163 #define  PCI_PM_CAP_PME_CLOCK   0x0008  /* PME clock required */
164 #define  PCI_PM_CAP_RESERVED    0x0010  /* Reserved field */
165 #define  PCI_PM_CAP_DSI         0x0020  /* Device specific initialization */
166 #define  PCI_PM_CAP_AUX_POWER   0x01C0  /* Auxilliary power support mask */
167 #define  PCI_PM_CAP_D1          0x0200  /* D1 power state support */
168 #define  PCI_PM_CAP_D2          0x0400  /* D2 power state support */
169 #define  PCI_PM_CAP_PME         0x0800  /* PME pin supported */
170 #define  PCI_PM_CAP_PME_MASK    0xF800  /* PME Mask of all supported states */
171 #define  PCI_PM_CAP_PME_D0      0x0800  /* PME# from D0 */
172 #define  PCI_PM_CAP_PME_D1      0x1000  /* PME# from D1 */
173 #define  PCI_PM_CAP_PME_D2      0x2000  /* PME# from D2 */
174 #define  PCI_PM_CAP_PME_D3      0x4000  /* PME# from D3 (hot) */
175 #define  PCI_PM_CAP_PME_D3cold  0x8000  /* PME# from D3 (cold) */
176 #define PCI_PM_CTRL             4       /* PM control and status register */
177 #define  PCI_PM_CTRL_STATE_MASK 0x0003  /* Current power state (D0 to D3) */
178 #define  PCI_PM_CTRL_PME_ENABLE 0x0100  /* PME pin enable */
179 #define  PCI_PM_CTRL_DATA_SEL_MASK      0x1e00  /* Data select (??) */
180 #define  PCI_PM_CTRL_DATA_SCALE_MASK    0x6000  /* Data scale (??) */
181 #define  PCI_PM_CTRL_PME_STATUS 0x8000  /* PME pin status */
182 #define PCI_PM_PPB_EXTENSIONS   6       /* PPB support extensions (??) */
183 #define  PCI_PM_PPB_B2_B3       0x40    /* Stop clock when in D3hot (??) */
184 #define  PCI_PM_BPCC_ENABLE     0x80    /* Bus power/clock control enable (??) */
185 #define PCI_PM_DATA_REGISTER    7       /* (??) */
186 #define PCI_PM_SIZEOF           8
187
188 /* AGP registers */
189
190 #define PCI_AGP_VERSION         2       /* BCD version number */
191 #define PCI_AGP_RFU             3       /* Rest of capability flags */
192 #define PCI_AGP_STATUS          4       /* Status register */
193 #define  PCI_AGP_STATUS_RQ_MASK 0xff000000      /* Maximum number of requests - 1 */
194 #define  PCI_AGP_STATUS_SBA     0x0200  /* Sideband addressing supported */
195 #define  PCI_AGP_STATUS_64BIT   0x0020  /* 64-bit addressing supported */
196 #define  PCI_AGP_STATUS_FW      0x0010  /* FW transfers supported */
197 #define  PCI_AGP_STATUS_RATE4   0x0004  /* 4x transfer rate supported */
198 #define  PCI_AGP_STATUS_RATE2   0x0002  /* 2x transfer rate supported */
199 #define  PCI_AGP_STATUS_RATE1   0x0001  /* 1x transfer rate supported */
200 #define PCI_AGP_COMMAND         8       /* Control register */
201 #define  PCI_AGP_COMMAND_RQ_MASK 0xff000000  /* Master: Maximum number of requests */
202 #define  PCI_AGP_COMMAND_SBA    0x0200  /* Sideband addressing enabled */
203 #define  PCI_AGP_COMMAND_AGP    0x0100  /* Allow processing of AGP transactions */
204 #define  PCI_AGP_COMMAND_64BIT  0x0020  /* Allow processing of 64-bit addresses */
205 #define  PCI_AGP_COMMAND_FW     0x0010  /* Force FW transfers */
206 #define  PCI_AGP_COMMAND_RATE4  0x0004  /* Use 4x rate */
207 #define  PCI_AGP_COMMAND_RATE2  0x0002  /* Use 2x rate */
208 #define  PCI_AGP_COMMAND_RATE1  0x0001  /* Use 1x rate */
209 #define PCI_AGP_SIZEOF          12
210
211 /* Slot Identification */
212
213 #define PCI_SID_ESR             2       /* Expansion Slot Register */
214 #define  PCI_SID_ESR_NSLOTS     0x1f    /* Number of expansion slots available */
215 #define  PCI_SID_ESR_FIC        0x20    /* First In Chassis Flag */
216 #define PCI_SID_CHASSIS_NR      3       /* Chassis Number */
217
218 /* Message Signalled Interrupts registers */
219
220 #define PCI_MSI_FLAGS           2       /* Various flags */
221 #define  PCI_MSI_FLAGS_64BIT    0x80    /* 64-bit addresses allowed */
222 #define  PCI_MSI_FLAGS_QSIZE    0x70    /* Message queue size configured */
223 #define  PCI_MSI_FLAGS_QMASK    0x0e    /* Maximum queue size available */
224 #define  PCI_MSI_FLAGS_ENABLE   0x01    /* MSI feature enabled */
225 #define PCI_MSI_RFU             3       /* Rest of capability flags */
226 #define PCI_MSI_ADDRESS_LO      4       /* Lower 32 bits */
227 #define PCI_MSI_ADDRESS_HI      8       /* Upper 32 bits (if PCI_MSI_FLAGS_64BIT set) */
228 #define PCI_MSI_DATA_32         8       /* 16 bits of data for 32-bit devices */
229 #define PCI_MSI_DATA_64         12      /* 16 bits of data for 64-bit devices */
230
231 /** A PCI device ID list entry */
232 struct pci_device_id {
233         /** Name */
234         const char *name;
235         /** PCI vendor ID */
236         uint16_t vendor;
237         /** PCI device ID */
238         uint16_t device;
239 };
240
241 /** A PCI device */
242 struct pci_device {
243         /** Generic device */
244         struct device dev;
245         /** Memory base
246          *
247          * This is the physical address of the first valid memory BAR.
248          */
249         unsigned long membase;
250         /**
251          * I/O address
252          *
253          * This is the physical address of the first valid I/O BAR.
254          */
255         unsigned long ioaddr;
256         /** Vendor ID */
257         uint16_t vendor;
258         /** Device ID */
259         uint16_t device;
260         /** Device class */
261         uint32_t class;
262         /** Interrupt number */
263         uint8_t irq;
264         /** Bus number */
265         uint8_t bus;
266         /** Device and function number */
267         uint8_t devfn;
268         /** Driver for this device */
269         struct pci_driver *driver;
270         /** Driver-private data
271          *
272          * Use pci_set_drvdata() and pci_get_drvdata() to access this
273          * field.
274          */
275         void *priv;
276         /** Device name */
277         const char *name;
278 };
279
280 /** A PCI driver */
281 struct pci_driver {
282         /** PCI ID table */
283         struct pci_device_id *ids;
284         /** Number of entries in PCI ID table */
285         unsigned int id_count;
286         /**
287          * Probe device
288          *
289          * @v pci       PCI device
290          * @v id        Matching entry in ID table
291          * @ret rc      Return status code
292          */
293         int ( * probe ) ( struct pci_device *pci,
294                           const struct pci_device_id *id );
295         /**
296          * Remove device
297          *
298          * @v pci       PCI device
299          */
300         void ( * remove ) ( struct pci_device *pci );
301 };
302
303 /** Declare a PCI driver */
304 #define __pci_driver __table ( pci_drivers, 01 )
305
306 #define PCI_DEVFN( slot, func ) ( ( (slot) << 3 ) | (func) )
307 #define PCI_SLOT( devfn )       ( ( (devfn) >> 3 ) & 0x1f )
308 #define PCI_FUNC( devfn )       ( (devfn) & 0x07 )
309
310 /*
311  * PCI_ROM is used to build up entries in a struct pci_id array.  It
312  * is also parsed by parserom.pl to generate Makefile rules and files
313  * for rom-o-matic.
314  */
315 #define PCI_ROM( _vendor, _device, _name, _description ) {      \
316         .vendor = _vendor,                                      \
317         .device = _device,                                      \
318         .name = _name,                                          \
319 }
320
321 extern unsigned int pci_max_bus;
322 extern int pci_read_config_byte ( struct pci_device *pci, unsigned int where,
323                                   uint8_t *value );
324 extern int pci_write_config_byte ( struct pci_device *pci, unsigned int where,
325                                    uint8_t value );
326 extern int pci_read_config_word ( struct pci_device *pci, unsigned int where,
327                                   uint16_t *value );
328 extern int pci_write_config_word ( struct pci_device *pci, unsigned int where,
329                                    uint16_t value );
330 extern int pci_read_config_dword ( struct pci_device *pci, unsigned int where,
331                                    uint32_t *value );
332 extern int pci_write_config_dword ( struct pci_device *pci, unsigned int where,
333                                     uint32_t value );
334 extern void adjust_pci_device ( struct pci_device *pci );
335 extern unsigned long pci_bar_start ( struct pci_device *pci,
336                                      unsigned int reg );
337 extern int pci_find_capability ( struct pci_device *pci, int capability );
338 extern __attribute__ (( deprecated )) unsigned long
339 pci_bar_size ( struct pci_device *pci, unsigned int reg );
340
341 /**
342  * Set PCI driver-private data
343  *
344  * @v pci               PCI device
345  * @v priv              Private data
346  */
347 static inline void pci_set_drvdata ( struct pci_device *pci, void *priv ) {
348         pci->priv = priv;
349 }
350
351 /**
352  * Get PCI driver-private data
353  *
354  * @v pci               PCI device
355  * @ret priv            Private data
356  */
357 static inline void * pci_get_drvdata ( struct pci_device *pci ) {
358         return pci->priv;
359 }
360
361 #endif  /* _GPXE_PCI_H */