[image] Allow for zero embedded images
[people/asdlkf/gpxe.git] / src / drivers / net / mlx_ipoib / mt25218.h
1 #ifndef __mt25218_h__
2 #define __mt25218_h__
3
4 #include "MT25218_PRM.h"
5 #include "ib_mad.h"
6
7 #define TAVOR_DEVICE_ID         0x5a44
8 #define TAVOR_BRIDGE_DEVICE_ID 0x5a46
9 #define ARTAVOR_DEVICE_ID       0x6278
10
11 #define MEMFREE_RESET_OFFSET 0xF0010
12
13 #define INVALID_WQE_LKEY 0x00000100
14
15 /*
16  * memfree specific command
17  *      
18  */
19 #define MEMFREE_CMD_QUERY_ADAPTER       0x006
20 #define MEMFREE_CMD_WRITE_MGM           0x026
21 #define MEMFREE_CMD_MOD_STAT_CFG        0x034
22 #define MEMFREE_CMD_QUERY_FW            0x004
23 #define MEMFREE_CMD_ENABLE_LAM          0xff8
24 #define MEMFREE_CMD_MAP_FA                      0xfff
25 #define MEMFREE_CMD_UNMAP_FA            0xffe
26 #define MEMFREE_CMD_RUN_FW                      0xff6
27 #define MEMFREE_CMD_SET_ICM_SIZE        0xffd
28 #define MEMFREE_CMD_MAP_ICM_AUX         0xffc
29 #define MEMFREE_CMD_MAP_ICM                     0xffa
30 #define MEMFREE_CMD_QUERY_DEV_LIM   0x003
31
32 /*
33  * Tavor specific event types
34  *      Only event types that are specific to Tavor
35  *  and are used by the driver are listed here
36  */
37 #define TAVOR_IF_EV_TYPE_OVERRUN        0x0F
38
39 /*
40  * EQ doorbel commands
41  */
42 #define EQ_DBELL_CMD_INC_CONS_IDX 1     /* increment Consumer_indx by one */
43 #define EQ_DBELL_CMD_ARM_EQ       2     /* Request notifcation for next event (Arm EQ) */
44 #define EQ_DBELL_CMD_DISARM_CQ    3     /* Disarm CQ (CQ number is specified in EQ_param) */
45 #define EQ_DBELL_CMD_SET_CONS_IDX 4     /* set Consumer_indx to value of EQ_param */
46 #define EQ_DBELL_CMD_ALWAYS_ARM   5     /* move EQ to Always Armed state */
47
48 /*
49  * CQ doorbel commands
50  */
51 #define CQ_DBELL_CMD_INC_CONS_IDX 1
52 #define CQ_DBELL_CMD_REQ_NOTIF_SOL_UNSOL 2
53 #define CQ_DBELL_CMD_REQ_NOTIF_SOL 3
54 #define CQ_DBELL_CMD_SET_CONS_IDX 4
55 #define CQ_DBELL_CMD_REQ_NOTIF_MULT 5
56
57 #define INPRM_BUF_SZ 4096
58 #define INPRM_BUF_ALIGN 4096
59 #define OUTPRM_BUF_SZ 4096
60 #define OUTPRM_BUF_ALIGN 4096
61
62 /*
63  *  sizes of parameter blocks used in certain
64  *      commands.
65  *  TODO: replace them with sizeof
66  *  operators of the appropriate structs
67  */
68 #define SW2HW_MPT_IBUF_SZ        MT_STRUCT_SIZE(arbelprm_mpt_st)
69 #define SW2HW_EQ_IBUF_SZ         MT_STRUCT_SIZE(arbelprm_eqc_st)
70 #define INIT_IB_IBUF_SZ          MT_STRUCT_SIZE(arbelprm_init_ib_st)
71 #define SW2HW_CQ_IBUF_SZ         MT_STRUCT_SIZE(arbelprm_completion_queue_context_st)
72 #define QPCTX_IBUF_SZ            MT_STRUCT_SIZE(arbelprm_queue_pair_ee_context_entry_st)
73
74 #define EQN 0
75 #define UAR_IDX 1
76
77 #define QPC_OFFSET 0
78 #define CQC_OFFSET (QPC_OFFSET + 0x100000)
79 #define EQPC_OFFSET (CQC_OFFSET + 0x100000)
80 #define EQC_OFFSET (EQPC_OFFSET + 0x100000)
81 #define MC_BASE_OFFSET (EQC_OFFSET + 0x100000)
82 #define MPT_BASE_OFFSET (MC_BASE_OFFSET + 0x100000)
83 #define MTT_BASE_OFFSET (MPT_BASE_OFFSET + 0x100000)
84
85 #define LOG2_QPS 7
86 #define LOG2_CQS 8
87 #define LOG2_EQS 6
88 #define LOG2_MC_ENTRY 6         /* 8 QPs per group */
89 #define LOG2_MC_GROUPS 3        /* 8 groups */
90 #define LOG2_MPT_ENTRIES 5
91
92 #define LOG2_EQ_SZ 5
93 #define LOG2_CQ_SZ 5
94
95 #define NUM_PORTS 2
96
97 #define EQE_OWNER_OFFSET 31
98 #define EQE_OWNER_VAL_HW 0x80
99
100 #define CQE_OWNER_OFFSET 31
101 #define CQE_OWNER_VAL_HW 0x80
102
103 #define POST_RCV_OFFSET 0x18
104 #define POST_SND_OFFSET 0x10
105 #define CQ_DBELL_OFFSET 0x20
106 #define EQ_DBELL_OFFSET 0x28
107
108 #define CQE_ERROR_OPCODE 0xfe
109
110 #define OWNER_HW 1
111 #define OWNER_SW 0
112
113 #define MAX_GATHER 1            /* max gather entries used in send */
114 #define MAX_SCATTER 2
115
116 #define LOG2_MADS_SND_CQ_SZ LOG2_CQ_SZ
117 #define LOG2_MADS_RCV_CQ_SZ LOG2_CQ_SZ
118 #define LOG2_IPOIB_SND_CQ_SZ LOG2_CQ_SZ
119 #define LOG2_IPOIB_RCV_CQ_SZ LOG2_CQ_SZ
120
121 #define NUM_MADS_SND_CQES (1<<LOG2_MADS_SND_CQ_SZ)
122 #define NUM_MADS_RCV_CQES (1<<LOG2_MADS_RCV_CQ_SZ)
123 #define NUM_IPOIB_SND_CQES (1<<LOG2_IPOIB_SND_CQ_SZ)
124 #define NUM_IPOIB_RCV_CQES (1<<LOG2_IPOIB_RCV_CQ_SZ)
125
126 /* work queues must be 2^n size with n=0.. */
127 #define NUM_MADS_RCV_WQES (1<<1)
128 #define NUM_IPOIB_RCV_WQES (1<<1)
129
130 #if NUM_MADS_RCV_WQES > NUM_IPOIB_RCV_WQES
131 #define MAX_RCV_WQES NUM_MADS_RCV_WQES
132 #else
133 #define MAX_RCV_WQES NUM_IPOIB_RCV_WQES
134 #endif
135
136 #define NUM_MADS_SND_WQES (1<<1)
137 #define NUM_IPOIB_SND_WQES (1<<1)
138
139 #if NUM_MADS_SND_WQES > NUM_IPOIB_SND_WQES
140 #define MAX_SND_WQES NUM_MADS_SND_WQES
141 #else
142 #define MAX_SND_WQES NUM_IPOIB_SND_WQES
143 #endif
144
145 /* uar context indexes */
146 enum {
147         MADS_RCV_CQ_ARM_DB_IDX,
148         MADS_SND_CQ_ARM_DB_IDX,
149         IPOIB_RCV_CQ_ARM_DB_IDX,
150         IPOIB_SND_CQ_ARM_DB_IDX,
151         MADS_SND_QP_DB_IDX,
152         IPOIB_SND_QP_DB_IDX,
153         GROUP_SEP_IDX,
154         START_UNMAPPED_DB_IDX,
155         /* --------------------------
156            unmapped doorbell records
157            -------------------------- */
158         END_UNMAPPED_DB_IDX = 505,
159         MADS_RCV_QP_DB_IDX = 506,
160         IPOIB_RCV_QP_DB_IDX = 507,
161         MADS_RCV_CQ_CI_DB_IDX = 508,
162         MADS_SND_CQ_CI_DB_IDX = 509,
163         IPOIB_RCV_CQ_CI_DB_IDX = 510,
164         IPOIB_SND_CQ_CI_DB_IDX = 511
165 };
166
167 /* uar resources types */
168 enum {
169         UAR_RES_INVALID = 0x0,  /* Invalid (not allocated) DoorBell record */
170         UAR_RES_CQ_SET_CI = 0x1,        /* CQ SET_CI DoorBell record */
171         UAR_RES_CQ_ARM = 0x2,   /* CQ ARM DoorBell record */
172         UAR_RES_SQ_DBELL = 0x3, /* Send Queue DoorBell record */
173         UAR_RES_RQ_DBELL = 0x4, /* Receive Queue DoorBell record */
174         UAR_RES_SRQ_DBELL = 0x5,        /* Shared Receive Queue DoorBell record */
175         UAR_RES_GROUP_SEP = 0x7 /* Group Separator record */
176 };
177
178 enum {
179         TS_RC,
180         TS_UC,
181         TS_RD,
182         TS_UD,
183         TS_MLX
184 };
185
186 enum {
187         PM_STATE_ARMED = 0,
188         PM_STATE_REARM = 1,
189         PM_STATE_MIGRATED = 3
190 };
191
192 enum {
193         DOORBEL_RES_SQ = 3,
194         DOORBEL_RES_RQ = 4,
195         DOORBEL_RES_SRQ = 5
196 };
197
198 struct ib_buffers_st {
199         __u8 send_mad_buf[NUM_MADS_SND_WQES][MAD_BUF_SZ];
200         __u8 rcv_mad_buf[NUM_MADS_RCV_WQES][MAD_BUF_SZ + GRH_SIZE];
201         __u8 ipoib_rcv_buf[NUM_IPOIB_RCV_WQES][IPOIB_RCV_BUF_SZ + GRH_SIZE];
202         __u8 ipoib_rcv_grh_buf[NUM_IPOIB_RCV_WQES][IPOIB_RCV_BUF_SZ];
203         __u8 send_ipoib_buf[NUM_IPOIB_SND_WQES][IPOIB_SND_BUF_SZ];
204 };
205
206 struct pcidev {
207         unsigned long bar[6];
208         __u32 dev_config_space[64];
209         struct pci_device *dev;
210         __u8 bus;
211         __u8 devfn;
212 };
213
214 struct dev_pci_struct {
215         struct pcidev dev;
216         struct pcidev br;
217         void *cr_space;
218         void *uar;
219 };
220
221 struct eq_st {
222         __u8 eqn;
223         __u32 cons_counter;
224         __u32 eq_size;
225         void *ci_base_base_addr;
226         struct eqe_t *eq_buf;
227 };
228
229 struct eqe_t {
230         __u8 raw[MT_STRUCT_SIZE(arbelprm_event_queue_entry_st)];
231 } __attribute__ ((packed));
232
233 enum qp_state_e {
234         QP_STATE_RST = 0,
235         QP_STATE_INIT = 1,
236         QP_STATE_RTR = 2,
237         QP_STATE_RTS = 3,
238         QP_STATE_SQEr = 4,
239         QP_STATE_SQD = 5,
240         QP_STATE_ERR = 6,
241         QP_STATE_SQDING = 7,
242         QP_STATE_SUSPEND = 9
243 };
244
245 struct memory_pointer_st {
246         __u32 byte_count;
247         __u32 lkey;
248         __u32 local_addr_h;
249         __u32 local_addr_l;
250 } __attribute__ ((packed));
251
252 /* receive wqe descriptor */
253 struct recv_wqe_st {
254         /* part referenced by hardware */
255         __u8 control[MT_STRUCT_SIZE(arbelprm_wqe_segment_ctrl_recv_st)];
256         struct memory_pointer_st mpointer[MAX_SCATTER];
257 } __attribute__ ((packed));
258
259 struct recv_wqe_cont_st {
260         struct recv_wqe_st wqe;
261
262         struct udqp_st *qp;     /* qp this wqe is used with */
263 } __attribute__ ((packed));
264
265 #define RECV_WQE_U_ALIGN 64
266 union recv_wqe_u {
267         __u8 align[RECV_WQE_U_ALIGN];   /* this ensures proper alignment */
268         struct recv_wqe_st wqe;
269         struct recv_wqe_cont_st wqe_cont;
270 } __attribute__ ((packed));
271
272 struct send_doorbell_st {
273         __u8 raw[MT_STRUCT_SIZE(arbelprm_send_doorbell_st)];
274 } __attribute__ ((packed));
275
276 struct next_control_seg_st {
277         __u8 next[MT_STRUCT_SIZE(arbelprm_wqe_segment_next_st)];
278         __u8 control[MT_STRUCT_SIZE(arbelprm_wqe_segment_ctrl_send_st)];
279 } __attribute__ ((packed));
280
281 struct ud_seg_st {
282         __u8 av[MT_STRUCT_SIZE(arbelprm_wqe_segment_ud_st)];
283 } __attribute__ ((packed));
284
285 struct ud_send_wqe_st {
286         struct next_control_seg_st next;        /* 16 bytes */
287         struct ud_seg_st udseg; /* 48 bytes */
288         struct memory_pointer_st mpointer[MAX_GATHER];  /* 16 * MAX_GATHER bytes */
289 } __attribute__ ((packed));
290
291 struct ude_send_wqe_cont_st {
292         struct ud_send_wqe_st wqe;
293
294         struct udqp_st *qp;     /* qp this wqe is used with */
295 } __attribute__ ((packed));
296
297 #define UD_SEND_WQE_U_ALIGN 128
298 union ud_send_wqe_u {
299         __u8 align[UD_SEND_WQE_U_ALIGN];
300         struct ude_send_wqe_cont_st wqe_cont;
301 } __attribute__ ((packed));
302
303 struct address_vector_st {
304         __u8 raw[MT_STRUCT_SIZE(arbelprm_ud_address_vector_st)];
305 } __attribute__ ((packed));
306
307 struct ud_av_st {
308         struct address_vector_st av;
309         __u32 dest_qp;          /* destination qpn */
310         __u32 qkey;
311         __u8 next_free;
312 } __attribute__ ((packed));
313
314 union ud_av_u {
315         struct ud_av_st ud_av;
316 } __attribute__ ((packed));
317
318 struct udav_st {
319         union ud_av_u av_array[NUM_AVS];
320         __u8 udav_next_free;
321 };
322
323 union cqe_st {
324         __u8 good_cqe[MT_STRUCT_SIZE(arbelprm_completion_queue_entry_st)];
325         __u8 error_cqe[MT_STRUCT_SIZE(arbelprm_completion_with_error_st)];
326 } __attribute__ ((packed));
327
328 struct qp_ee_ctx_t {
329         __u8 raw[MT_STRUCT_SIZE(arbelprm_queue_pair_ee_context_entry_st)];
330 } __attribute__ ((packed));
331
332 struct qp_ee_state_tarnisition_st {
333         __u32 opt_param_mask;
334         __u32 r1;
335         struct qp_ee_ctx_t ctx;
336         __u32 r2[62];
337 } __attribute__ ((packed));
338
339 struct cq_dbell_st {
340         __u8 raw[MT_STRUCT_SIZE(arbelprm_cq_cmd_doorbell_st)];
341 } __attribute__ ((packed));
342
343 struct mad_ifc_inprm_st {
344         union mad_u mad;
345 } __attribute__ ((packed));
346
347 struct wqe_buf_st {
348         struct ud_send_wqe_st *sndq;
349         struct recv_wqe_st *rcvq;
350 };
351
352 struct mad_buffer_st {
353         void *buf;              /* pointer to a 256 byte buffer */
354         __u8 owner;             /* sw or hw ownership BUF_OWNER_SW or BUF_OWNER_HW */
355 };
356
357 struct rcv_buf_st {
358         void *buf;
359         __u8 busy;
360 };
361
362 struct ib_eqe_st {
363         __u8 event_type;
364         __u32 cqn;
365 };
366
367 struct cq_st {
368         __u32 cqn;
369         union cqe_st *cq_buf;
370         __u32 cons_counter;     /* consuner counter */
371         __u8 num_cqes;
372         __u32 arm_db_ctx_idx;
373         void *arm_db_ctx_pointer;
374         __u32 ci_db_ctx_idx;
375         void *ci_db_ctx_pointer;
376 };
377
378 struct udqp_st {
379         /* cq used by this QP */
380         struct cq_st snd_cq;
381         struct cq_st rcv_cq;
382
383         /* QP related data */
384         __u32 qpn;              /* QP number */
385
386         __u32 qkey;
387
388         __u8 recv_wqe_cur_free;
389         __u8 recv_wqe_alloc_idx;
390         __u8 max_recv_wqes;
391         void *rcv_bufs[MAX_RCV_WQES];
392         union recv_wqe_u *rcv_wq;       /* receive work queue */
393         struct recv_wqe_st *last_posted_rcv_wqe;
394
395         __u8 snd_wqe_cur_free;
396         __u8 snd_wqe_alloc_idx;
397         __u8 max_snd_wqes;
398         void *snd_bufs[MAX_SND_WQES];
399         __u16 send_buf_sz;
400         __u16 rcv_buf_sz;
401         union ud_send_wqe_u *snd_wq;    /* send work queue */
402         struct ud_send_wqe_st *last_posted_snd_wqe;
403         /* pointers to uar context entries */
404         void *send_uar_context;
405         __u16 post_send_counter;
406         void *rcv_uar_context;
407         __u16 post_rcv_counter;
408         __u32 snd_db_record_index;
409         __u32 rcv_db_record_index;
410 };
411
412 struct device_ib_data_st {
413         __u32 mkey;
414         __u32 pd;
415         __u8 port;
416         __u32 qkey;
417         struct eq_st eq;
418         struct udav_st udav;
419         struct udqp_st mads_qp;
420         struct udqp_st ipoib_qp;
421         void *clr_int_addr;
422         __u32 clr_int_data;
423         __u32 uar_idx;
424         void *uar_context_base;
425         void *error_buf_addr;
426         __u32 error_buf_size;
427 };
428
429 struct query_fw_st {
430         __u16 fw_rev_major;
431         __u16 fw_rev_minor;
432         __u16 fw_rev_subminor;
433         __u32 error_buf_start_h;
434         __u32 error_buf_start_l;
435         __u32 error_buf_size;
436         __u32 fw_pages;
437         struct addr_64_st eq_ci_table;
438         struct addr_64_st clear_int_addr;
439 };
440
441 struct query_adapter_st {
442         __u8 intapin;
443 };
444
445 struct vpm_entry_st {
446         __u32 va_h;
447         __u32 va_l;
448         __u32 pa_h;
449         __u32 pa_l;
450         __u8 log2_size;
451 };
452
453 #define MAX_VPM_PER_CALL 1
454
455 struct map_icm_st {
456         __u32 num_vpm;
457         struct vpm_entry_st vpm_arr[MAX_VPM_PER_CALL];
458 };
459
460 struct init_hca_st {
461         __u32 qpc_base_addr_h;
462         __u32 qpc_base_addr_l;
463         __u8 log_num_of_qp;
464
465         __u32 eec_base_addr_h;
466         __u32 eec_base_addr_l;
467         __u8 log_num_of_ee;
468
469         __u32 srqc_base_addr_h;
470         __u32 srqc_base_addr_l;
471         __u8 log_num_of_srq;
472
473         __u32 cqc_base_addr_h;
474         __u32 cqc_base_addr_l;
475         __u8 log_num_of_cq;
476
477         __u32 eqpc_base_addr_h;
478         __u32 eqpc_base_addr_l;
479
480         __u32 eeec_base_addr_h;
481         __u32 eeec_base_addr_l;
482
483         __u32 eqc_base_addr_h;
484         __u32 eqc_base_addr_l;
485         __u8 log_num_of_eq;
486
487         __u32 rdb_base_addr_h;
488         __u32 rdb_base_addr_l;
489
490         __u32 mc_base_addr_h;
491         __u32 mc_base_addr_l;
492         __u16 log_mc_table_entry_sz;
493         __u32 mc_table_hash_sz;
494         __u8 log_mc_table_sz;
495
496         __u32 mpt_base_addr_h;
497         __u32 mpt_base_addr_l;
498         __u8 log_mpt_sz;
499         __u32 mtt_base_addr_h;
500         __u32 mtt_base_addr_l;
501         __u8 log_max_uars;
502 };
503
504 struct dev_lim_st {
505         __u8 log2_rsvd_qps;
506         __u16 qpc_entry_sz;
507
508         __u8 log2_rsvd_srqs;
509         __u16 srq_entry_sz;
510
511         __u8 log2_rsvd_ees;
512         __u16 eec_entry_sz;
513
514         __u8 log2_rsvd_cqs;
515         __u16 cqc_entry_sz;
516
517         __u8 log2_rsvd_mtts;
518         __u16 mtt_entry_sz;
519
520         __u8 log2_rsvd_mrws;
521         __u16 mpt_entry_sz;
522
523         __u8 log2_rsvd_rdbs;
524
525         __u16 eqc_entry_sz;
526
527         __u32 max_icm_size_l;
528         __u32 max_icm_size_h;
529
530         __u8 uar_sz;
531         __u8 num_rsvd_uars;
532 };
533
534 static int create_udqp(struct udqp_st *qp);
535 static int destroy_udqp(struct udqp_st *qp);
536 static void *get_send_wqe_buf(void *wqe, __u8 index);
537 static void *get_rcv_wqe_buf(void *wqe, __u8 index);
538
539 static struct recv_wqe_st *alloc_rcv_wqe(struct udqp_st *qp);
540 static int free_wqe(void *wqe);
541 static int poll_cq(void *cqh, union cqe_st *cqe_p, __u8 * num_cqes);
542 static int poll_eq(struct ib_eqe_st *ib_eqe_p, __u8 * num_eqes);
543 static int post_rcv_buf(struct udqp_st *qp, struct recv_wqe_st *rcv_wqe);
544 static __u32 dev_get_qpn(void *qph);
545
546 #endif                          /* __mt25218_h__ */