50d96ece03a22c1048ef03445e34188ab094b957
[people/andreif/gpxe.git] / src / drivers / net / dmfe.c
1 /**************************************************************************
2 *
3 *    dmfe.c -- Etherboot device driver for the Davicom 
4 *       DM9102/DM9102A/DM9102A+DM9801/DM9102A+DM9802 NIC fast ethernet card
5 *
6 *    Written 2003-2003 by Timothy Legge <tlegge@rogers.com>
7 *
8 *    This program is free software; you can redistribute it and/or modify
9 *    it under the terms of the GNU General Public License as published by
10 *    the Free Software Foundation; either version 2 of the License, or
11 *    (at your option) any later version.
12 *
13 *    This program is distributed in the hope that it will be useful,
14 *    but WITHOUT ANY WARRANTY; without even the implied warranty of
15 *    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16 *    GNU General Public License for more details.
17 *
18 *    You should have received a copy of the GNU General Public License
19 *    along with this program; if not, write to the Free Software
20 *    Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
21 *
22 *    Portions of this code based on:
23 *
24 *       dmfe.c:     A Davicom DM9102/DM9102A/DM9102A+DM9801/DM9102A+DM9802 
25 *               NIC fast ethernet driver for Linux.
26 *       Copyright (C) 1997  Sten Wang
27 *       (C)Copyright 1997-1998 DAVICOM Semiconductor,Inc. All Rights Reserved.
28 *
29 *
30 *    REVISION HISTORY:
31 *    ================
32 *    v1.0       10-02-2004      timlegge        Boots ltsp needs cleanup 
33 *
34 *    Indent Options: indent -kr -i8
35 *
36 *
37 ***************************************************************************/
38
39 /* to get some global routines like printf */
40 #include "etherboot.h"
41 /* to get the interface to the body of the program */
42 #include "nic.h"
43 /* to get the PCI support functions, if this is a PCI NIC */
44 #include <gpxe/pci.h>
45 #include "timer.h"
46
47 /* #define EDEBUG 1 */
48 #ifdef EDEBUG
49 #define dprintf(x) printf x
50 #else
51 #define dprintf(x)
52 #endif
53
54 /* Condensed operations for readability. */
55 #define virt_to_le32desc(addr)  cpu_to_le32(virt_to_bus(addr))
56 #define le32desc_to_virt(addr)  bus_to_virt(le32_to_cpu(addr))
57
58 /* Board/System/Debug information/definition ---------------- */
59 #define PCI_DM9132_ID   0x91321282      /* Davicom DM9132 ID */
60 #define PCI_DM9102_ID   0x91021282      /* Davicom DM9102 ID */
61 #define PCI_DM9100_ID   0x91001282      /* Davicom DM9100 ID */
62 #define PCI_DM9009_ID   0x90091282      /* Davicom DM9009 ID */
63
64 #define DM9102_IO_SIZE  0x80
65 #define DM9102A_IO_SIZE 0x100
66 #define TX_MAX_SEND_CNT 0x1     /* Maximum tx packet per time */
67 #define TX_DESC_CNT     0x10    /* Allocated Tx descriptors */
68 #define RX_DESC_CNT     0x20    /* Allocated Rx descriptors */
69 #define TX_FREE_DESC_CNT (TX_DESC_CNT - 2)      /* Max TX packet count */
70 #define TX_WAKE_DESC_CNT (TX_DESC_CNT - 3)      /* TX wakeup count */
71 #define DESC_ALL_CNT    (TX_DESC_CNT + RX_DESC_CNT)
72 #define TX_BUF_ALLOC    0x600
73 #define RX_ALLOC_SIZE   0x620
74 #define DM910X_RESET    1
75 #define CR0_DEFAULT     0x00E00000      /* TX & RX burst mode */
76 #define CR6_DEFAULT     0x00080000      /* HD */
77 #define CR7_DEFAULT     0x180c1
78 #define CR15_DEFAULT    0x06    /* TxJabber RxWatchdog */
79 #define TDES0_ERR_MASK  0x4302  /* TXJT, LC, EC, FUE */
80 #define MAX_PACKET_SIZE 1514
81 #define DMFE_MAX_MULTICAST 14
82 #define RX_COPY_SIZE    100
83 #define MAX_CHECK_PACKET 0x8000
84 #define DM9801_NOISE_FLOOR 8
85 #define DM9802_NOISE_FLOOR 5
86
87 #define DMFE_10MHF      0
88 #define DMFE_100MHF     1
89 #define DMFE_10MFD      4
90 #define DMFE_100MFD     5
91 #define DMFE_AUTO       8
92 #define DMFE_1M_HPNA    0x10
93
94 #define DMFE_TXTH_72    0x400000        /* TX TH 72 byte */
95 #define DMFE_TXTH_96    0x404000        /* TX TH 96 byte */
96 #define DMFE_TXTH_128   0x0000  /* TX TH 128 byte */
97 #define DMFE_TXTH_256   0x4000  /* TX TH 256 byte */
98 #define DMFE_TXTH_512   0x8000  /* TX TH 512 byte */
99 #define DMFE_TXTH_1K    0xC000  /* TX TH 1K  byte */
100
101 #define DMFE_TIMER_WUT  (jiffies + HZ * 1)      /* timer wakeup time : 1 second */
102 #define DMFE_TX_TIMEOUT ((3*HZ)/2)      /* tx packet time-out time 1.5 s" */
103 #define DMFE_TX_KICK    (HZ/2)  /* tx packet Kick-out time 0.5 s" */
104
105 #define DMFE_DBUG(dbug_now, msg, value) if (dmfe_debug || (dbug_now)) printk(KERN_ERR DRV_NAME ": %s %lx\n", (msg), (long) (value))
106
107 #define SHOW_MEDIA_TYPE(mode) printk(KERN_ERR DRV_NAME ": Change Speed to %sMhz %s duplex\n",mode & 1 ?"100":"10", mode & 4 ? "full":"half");
108
109
110 /* CR9 definition: SROM/MII */
111 #define CR9_SROM_READ   0x4800
112 #define CR9_SRCS        0x1
113 #define CR9_SRCLK       0x2
114 #define CR9_CRDOUT      0x8
115 #define SROM_DATA_0     0x0
116 #define SROM_DATA_1     0x4
117 #define PHY_DATA_1      0x20000
118 #define PHY_DATA_0      0x00000
119 #define MDCLKH          0x10000
120
121 #define PHY_POWER_DOWN  0x800
122
123 #define SROM_V41_CODE   0x14
124
125 #define SROM_CLK_WRITE(data, ioaddr) outl(data|CR9_SROM_READ|CR9_SRCS,ioaddr);udelay(5);outl(data|CR9_SROM_READ|CR9_SRCS|CR9_SRCLK,ioaddr);udelay(5);outl(data|CR9_SROM_READ|CR9_SRCS,ioaddr);udelay(5);
126
127 #define __CHK_IO_SIZE(pci_id, dev_rev) ( ((pci_id)==PCI_DM9132_ID) || ((dev_rev) >= 0x02000030) ) ? DM9102A_IO_SIZE: DM9102_IO_SIZE
128 #define CHK_IO_SIZE(pci_dev, dev_rev) __CHK_IO_SIZE(((pci_dev)->device << 16) | (pci_dev)->vendor, dev_rev)
129
130 /* Sten Check */
131 #define DEVICE net_device
132
133 /* Structure/enum declaration ------------------------------- */
134 struct tx_desc {
135         u32 tdes0, tdes1, tdes2, tdes3; /* Data for the card */
136         u32 tx_buf_ptr;         /* Data for us */
137          u32 /* struct tx_desc * */ next_tx_desc;
138 } __attribute__ ((aligned(32)));
139
140 struct rx_desc {
141         u32 rdes0, rdes1, rdes2, rdes3; /* Data for the card */
142         u32 rx_skb_ptr;         /* Data for us */
143          u32 /* struct rx_desc * */ next_rx_desc;
144 } __attribute__ ((aligned(32)));
145
146 static struct dmfe_private {
147         u32 chip_id;            /* Chip vendor/Device ID */
148         u32 chip_revision;      /* Chip revision */
149         u32 cr0_data;
150 //      u32 cr5_data;
151         u32 cr6_data;
152         u32 cr7_data;
153         u32 cr15_data;
154
155         u16 HPNA_command;       /* For HPNA register 16 */
156         u16 HPNA_timer;         /* For HPNA remote device check */
157         u16 NIC_capability;     /* NIC media capability */
158         u16 PHY_reg4;           /* Saved Phyxcer register 4 value */
159
160         u8 HPNA_present;        /* 0:none, 1:DM9801, 2:DM9802 */
161         u8 chip_type;           /* Keep DM9102A chip type */
162         u8 media_mode;          /* user specify media mode */
163         u8 op_mode;             /* real work media mode */
164         u8 phy_addr;
165         u8 dm910x_chk_mode;     /* Operating mode check */
166
167         /* NIC SROM data */
168         unsigned char srom[128];
169         /* Etherboot Only */
170         u8 cur_tx;
171         u8 cur_rx;
172 } dfx;
173
174 static struct dmfe_private *db;
175
176 enum dmfe_offsets {
177         DCR0 = 0x00, DCR1 = 0x08, DCR2 = 0x10, DCR3 = 0x18, DCR4 = 0x20,
178         DCR5 = 0x28, DCR6 = 0x30, DCR7 = 0x38, DCR8 = 0x40, DCR9 = 0x48,
179         DCR10 = 0x50, DCR11 = 0x58, DCR12 = 0x60, DCR13 = 0x68, DCR14 =
180             0x70,
181         DCR15 = 0x78
182 };
183
184 enum dmfe_CR6_bits {
185         CR6_RXSC = 0x2, CR6_PBF = 0x8, CR6_PM = 0x40, CR6_PAM = 0x80,
186         CR6_FDM = 0x200, CR6_TXSC = 0x2000, CR6_STI = 0x100000,
187         CR6_SFT = 0x200000, CR6_RXA = 0x40000000, CR6_NO_PURGE = 0x20000000
188 };
189
190 /* Global variable declaration ----------------------------- */
191 static struct nic_operations dmfe_operations;
192
193 static unsigned char dmfe_media_mode = DMFE_AUTO;
194 static u32 dmfe_cr6_user_set;
195
196 /* For module input parameter */
197 static u8 chkmode = 1;
198 static u8 HPNA_mode;            /* Default: Low Power/High Speed */
199 static u8 HPNA_rx_cmd;          /* Default: Disable Rx remote command */
200 static u8 HPNA_tx_cmd;          /* Default: Don't issue remote command */
201 static u8 HPNA_NoiseFloor;      /* Default: HPNA NoiseFloor */
202 static u8 SF_mode;              /* Special Function: 1:VLAN, 2:RX Flow Control
203                                    4: TX pause packet */
204
205
206 /**********************************************
207 * Descriptor Ring and Buffer defination
208 ***********************************************/
209 struct {
210         struct tx_desc txd[TX_DESC_CNT] __attribute__ ((aligned(32)));
211         unsigned char txb[TX_BUF_ALLOC * TX_DESC_CNT]
212         __attribute__ ((aligned(32)));
213         struct rx_desc rxd[RX_DESC_CNT] __attribute__ ((aligned(32)));
214         unsigned char rxb[RX_ALLOC_SIZE * RX_DESC_CNT]
215         __attribute__ ((aligned(32)));
216 } dmfe_bufs __shared;
217 #define txd dmfe_bufs.txd
218 #define txb dmfe_bufs.txb
219 #define rxd dmfe_bufs.rxd
220 #define rxb dmfe_bufs.rxb
221
222 /* NIC specific static variables go here */
223 static long int BASE;
224
225 static u16 read_srom_word(long ioaddr, int offset);
226 static void dmfe_init_dm910x(struct nic *nic);
227 static void dmfe_descriptor_init(struct nic *, unsigned long ioaddr);
228 static void update_cr6(u32, unsigned long);
229 static void send_filter_frame(struct nic *nic);
230 static void dm9132_id_table(struct nic *nic);
231
232 static u16 phy_read(unsigned long, u8, u8, u32);
233 static void phy_write(unsigned long, u8, u8, u16, u32);
234 static void phy_write_1bit(unsigned long, u32);
235 static u16 phy_read_1bit(unsigned long);
236 static void dmfe_set_phyxcer(struct nic *nic);
237
238 static void dmfe_parse_srom(struct nic *nic);
239 static void dmfe_program_DM9801(struct nic *nic, int);
240 static void dmfe_program_DM9802(struct nic *nic);
241
242 static void dmfe_reset(struct nic *nic)
243 {
244         /* system variable init */
245         db->cr6_data = CR6_DEFAULT | dmfe_cr6_user_set;
246
247         db->NIC_capability = 0xf;       /* All capability */
248         db->PHY_reg4 = 0x1e0;
249
250         /* CR6 operation mode decision */
251         if (!chkmode || (db->chip_id == PCI_DM9132_ID) ||
252             (db->chip_revision >= 0x02000030)) {
253                 db->cr6_data |= DMFE_TXTH_256;
254                 db->cr0_data = CR0_DEFAULT;
255                 db->dm910x_chk_mode = 4;        /* Enter the normal mode */
256         } else {
257                 db->cr6_data |= CR6_SFT;        /* Store & Forward mode */
258                 db->cr0_data = 0;
259                 db->dm910x_chk_mode = 1;        /* Enter the check mode */
260         }
261         /* Initilize DM910X board */
262         dmfe_init_dm910x(nic);
263
264         return;
265 }
266
267 /*      Initilize DM910X board
268  *      Reset DM910X board
269  *      Initilize TX/Rx descriptor chain structure
270  *      Send the set-up frame
271  *      Enable Tx/Rx machine
272  */
273
274 static void dmfe_init_dm910x(struct nic *nic)
275 {
276         unsigned long ioaddr = BASE;
277
278         /* Reset DM910x MAC controller */
279         outl(DM910X_RESET, ioaddr + DCR0);      /* RESET MAC */
280         udelay(100);
281         outl(db->cr0_data, ioaddr + DCR0);
282         udelay(5);
283
284         /* Phy addr : DM910(A)2/DM9132/9801, phy address = 1 */
285         db->phy_addr = 1;
286
287         /* Parser SROM and media mode */
288         dmfe_parse_srom(nic);
289         db->media_mode = dmfe_media_mode;
290
291         /* RESET Phyxcer Chip by GPR port bit 7 */
292         outl(0x180, ioaddr + DCR12);    /* Let bit 7 output port */
293         if (db->chip_id == PCI_DM9009_ID) {
294                 outl(0x80, ioaddr + DCR12);     /* Issue RESET signal */
295                 mdelay(300);    /* Delay 300 ms */
296         }
297         outl(0x0, ioaddr + DCR12);      /* Clear RESET signal */
298
299         /* Process Phyxcer Media Mode */
300         if (!(db->media_mode & 0x10))   /* Force 1M mode */
301                 dmfe_set_phyxcer(nic);
302
303         /* Media Mode Process */
304         if (!(db->media_mode & DMFE_AUTO))
305                 db->op_mode = db->media_mode;   /* Force Mode */
306
307         /* Initiliaze Transmit/Receive decriptor and CR3/4 */
308         dmfe_descriptor_init(nic, ioaddr);
309
310         /* tx descriptor start pointer */
311         outl(virt_to_le32desc(&txd[0]), ioaddr + DCR4); /* TX DESC address */
312
313         /* rx descriptor start pointer */
314         outl(virt_to_le32desc(&rxd[0]), ioaddr + DCR3); /* RX DESC address */
315
316         /* Init CR6 to program DM910x operation */
317         update_cr6(db->cr6_data, ioaddr);
318
319         /* Send setup frame */
320         if (db->chip_id == PCI_DM9132_ID) {
321                 dm9132_id_table(nic);   /* DM9132 */
322         } else {
323                 send_filter_frame(nic); /* DM9102/DM9102A */
324         }
325
326         /* Init CR7, interrupt active bit */
327         db->cr7_data = CR7_DEFAULT;
328         outl(db->cr7_data, ioaddr + DCR7);
329         /* Init CR15, Tx jabber and Rx watchdog timer */
330         outl(db->cr15_data, ioaddr + DCR15);
331         /* Enable DM910X Tx/Rx function */
332         db->cr6_data |= CR6_RXSC | CR6_TXSC | 0x40000;
333         update_cr6(db->cr6_data, ioaddr);
334 }
335 #ifdef EDEBUG
336 void hex_dump(const char *data, const unsigned int len);
337 #endif
338 /**************************************************************************
339 POLL - Wait for a frame
340 ***************************************************************************/
341 static int dmfe_poll(struct nic *nic, int retrieve)
342 {
343         u32 rdes0;
344         int entry = db->cur_rx % RX_DESC_CNT;
345         int rxlen;
346         rdes0 = le32_to_cpu(rxd[entry].rdes0);
347         if (rdes0 & 0x80000000)
348                 return 0;
349
350         if (!retrieve)
351                 return 1;
352
353         if ((rdes0 & 0x300) != 0x300) {
354                 /* A packet without First/Last flag */
355                 printf("strange Packet\n");
356                 rxd[entry].rdes0 = cpu_to_le32(0x80000000);
357                 return 0;
358         } else {
359                 /* A packet with First/Last flag */
360                 rxlen = ((rdes0 >> 16) & 0x3fff) - 4;
361                 /* error summary bit check */
362                 if (rdes0 & 0x8000) {
363                         printf("Error\n");
364                         return 0;
365                 }
366                 if (!(rdes0 & 0x8000) ||
367                     ((db->cr6_data & CR6_PM) && (rxlen > 6))) {
368                         if (db->dm910x_chk_mode & 1)
369                                 printf("Silly check mode\n");
370
371                         nic->packetlen = rxlen;
372                         memcpy(nic->packet, rxb + (entry * RX_ALLOC_SIZE),
373                                nic->packetlen);
374                 }
375         }
376         rxd[entry].rdes0 = cpu_to_le32(0x80000000);
377         db->cur_rx++;
378         return 1;
379 }
380
381 static void dmfe_irq(struct nic *nic __unused, irq_action_t action __unused)
382 {
383         switch ( action ) {
384                 case DISABLE :
385                         break;
386                 case ENABLE :
387                         break;
388                 case FORCE :
389                         break;
390         }
391 }
392
393 /**************************************************************************
394 TRANSMIT - Transmit a frame
395 ***************************************************************************/
396 static void dmfe_transmit(struct nic *nic, 
397         const char *dest,       /* Destination */
398         unsigned int type,      /* Type */
399         unsigned int size,      /* size */
400         const char *packet)     /* Packet */
401 {       
402         u16 nstype;
403         u8 *ptxb;
404
405         ptxb = &txb[db->cur_tx];
406
407         /* Stop Tx */
408         outl(0, BASE + DCR7);
409         memcpy(ptxb, dest, ETH_ALEN);
410         memcpy(ptxb + ETH_ALEN, nic->node_addr, ETH_ALEN);
411         nstype = htons((u16) type);
412         memcpy(ptxb + 2 * ETH_ALEN, (u8 *) & nstype, 2);
413         memcpy(ptxb + ETH_HLEN, packet, size);
414
415         size += ETH_HLEN;
416         while (size < ETH_ZLEN)
417                 ptxb[size++] = '\0';
418
419         /* setup the transmit descriptor */
420         txd[db->cur_tx].tdes1 = cpu_to_le32(0xe1000000 | size);
421         txd[db->cur_tx].tdes0 = cpu_to_le32(0x80000000);        /* give ownership to device */
422
423         /* immediate transmit demand */
424         outl(0x1, BASE + DCR1);
425         outl(db->cr7_data, BASE + DCR7);
426
427         /* Point to next TX descriptor */
428         db->cur_tx++;
429         db->cur_tx = db->cur_tx % TX_DESC_CNT;
430 }
431
432 /**************************************************************************
433 DISABLE - Turn off ethernet interface
434 ***************************************************************************/
435 static void dmfe_disable ( struct nic *nic __unused ) {
436         /* Reset & stop DM910X board */
437         outl(DM910X_RESET, BASE + DCR0);
438         udelay(5);
439         phy_write(BASE, db->phy_addr, 0, 0x8000, db->chip_id);
440
441 }
442
443 /**************************************************************************
444 PROBE - Look for an adapter, this routine's visible to the outside
445 ***************************************************************************/
446
447 #define board_found 1
448 #define valid_link 0
449 static int dmfe_probe ( struct nic *nic, struct pci_device *pci ) {
450
451         uint32_t dev_rev, pci_pmr;
452         int i;
453
454         if (pci->ioaddr == 0)
455                 return 0;
456
457         BASE = pci->ioaddr;
458         printf("dmfe.c: Found %s Vendor=0x%hX Device=0x%hX\n",
459                pci->name, pci->vendor, pci->device);
460
461         /* Read Chip revision */
462         pci_read_config_dword(pci, PCI_REVISION_ID, &dev_rev);
463         dprintf(("Revision %lX\n", dev_rev));
464
465         /* point to private storage */
466         db = &dfx;
467
468         db->chip_id = ((u32) pci->device << 16) | pci->vendor;
469         BASE = pci_bar_start(pci, PCI_BASE_ADDRESS_0);
470         db->chip_revision = dev_rev;
471
472         pci_read_config_dword(pci, 0x50, &pci_pmr);
473         pci_pmr &= 0x70000;
474         if ((pci_pmr == 0x10000) && (dev_rev == 0x02000031))
475                 db->chip_type = 1;      /* DM9102A E3 */
476         else
477                 db->chip_type = 0;
478
479         dprintf(("Chip type : %d\n", db->chip_type));
480
481         /* read 64 word srom data */
482         for (i = 0; i < 64; i++)
483                 ((u16 *) db->srom)[i] = cpu_to_le16(read_srom_word(BASE, i));
484
485         /* Set Node address */
486         for (i = 0; i < 6; i++)
487                 nic->node_addr[i] = db->srom[20 + i];
488
489         /* Print out some hardware info */
490         printf("%s: %! at ioaddr %hX\n", pci->name, nic->node_addr, BASE);
491
492         /* Set the card as PCI Bus Master */
493         adjust_pci_device(pci);
494
495         dmfe_reset(nic);
496
497         nic->irqno  = 0;
498         pci_fill_nic ( nic, pci );
499         nic->ioaddr = pci->ioaddr;
500
501         /* point to NIC specific routines */
502         nic->nic_op     = &dmfe_operations;
503
504         return 1;
505 }
506
507 /*
508  *      Initialize transmit/Receive descriptor
509  *      Using Chain structure, and allocate Tx/Rx buffer
510  */
511
512 static void dmfe_descriptor_init(struct nic *nic __unused, unsigned long ioaddr)
513 {
514         int i;
515         db->cur_tx = 0;
516         db->cur_rx = 0;
517
518         /* tx descriptor start pointer */
519         outl(virt_to_le32desc(&txd[0]), ioaddr + DCR4); /* TX DESC address */
520
521         /* rx descriptor start pointer */
522         outl(virt_to_le32desc(&rxd[0]), ioaddr + DCR3); /* RX DESC address */
523
524         /* Init Transmit chain */
525         for (i = 0; i < TX_DESC_CNT; i++) {
526                 txd[i].tx_buf_ptr = (u32) & txb[i];
527                 txd[i].tdes0 = cpu_to_le32(0);
528                 txd[i].tdes1 = cpu_to_le32(0x81000000); /* IC, chain */
529                 txd[i].tdes2 = cpu_to_le32(virt_to_bus(&txb[i]));
530                 txd[i].tdes3 = cpu_to_le32(virt_to_bus(&txd[i + 1]));
531                 txd[i].next_tx_desc = virt_to_le32desc(&txd[i + 1]);    
532         }
533         /* Mark the last entry as wrapping the ring */
534         txd[i - 1].tdes3 = virt_to_le32desc(&txd[0]);
535         txd[i - 1].next_tx_desc = (u32) & txd[0];
536
537         /* receive descriptor chain */
538         for (i = 0; i < RX_DESC_CNT; i++) {
539                 rxd[i].rx_skb_ptr = (u32) & rxb[i * RX_ALLOC_SIZE];
540                 rxd[i].rdes0 = cpu_to_le32(0x80000000);
541                 rxd[i].rdes1 = cpu_to_le32(0x01000600);
542                 rxd[i].rdes2 =
543                     cpu_to_le32(virt_to_bus(&rxb[i * RX_ALLOC_SIZE]));
544                 rxd[i].rdes3 = cpu_to_le32(virt_to_bus(&rxd[i + 1]));
545                 rxd[i].next_rx_desc = virt_to_le32desc(&rxd[i + 1]);
546         }
547         /* Mark the last entry as wrapping the ring */
548         rxd[i - 1].rdes3 = cpu_to_le32(virt_to_bus(&rxd[0]));
549         rxd[i - 1].next_rx_desc = virt_to_le32desc(&rxd[0]);
550
551 }
552
553 /*
554  *      Update CR6 value
555  *      Firstly stop DM910X , then written value and start
556  */
557
558 static void update_cr6(u32 cr6_data, unsigned long ioaddr)
559 {
560         u32 cr6_tmp;
561
562         cr6_tmp = cr6_data & ~0x2002;   /* stop Tx/Rx */
563         outl(cr6_tmp, ioaddr + DCR6);
564         udelay(5);
565         outl(cr6_data, ioaddr + DCR6);
566         udelay(5);
567 }
568
569
570 /*
571  *      Send a setup frame for DM9132
572  *      This setup frame initilize DM910X addres filter mode
573 */
574
575 static void dm9132_id_table(struct nic *nic __unused)
576 {
577 #ifdef LINUX
578         u16 *addrptr;
579         u8 dmi_addr[8];
580         unsigned long ioaddr = BASE + 0xc0;     /* ID Table */
581         u32 hash_val;
582         u16 i, hash_table[4];
583 #endif
584         dprintf(("dm9132_id_table\n"));
585
586         printf("FIXME: This function is broken.  If you have this card contact "
587                 "Timothy Legge at the etherboot-user list\n");
588
589 #ifdef LINUX
590         //DMFE_DBUG(0, "dm9132_id_table()", 0);
591
592         /* Node address */
593         addrptr = (u16 *) nic->node_addr;
594         outw(addrptr[0], ioaddr);
595         ioaddr += 4;
596         outw(addrptr[1], ioaddr);
597         ioaddr += 4;
598         outw(addrptr[2], ioaddr);
599         ioaddr += 4;
600
601         /* Clear Hash Table */
602         for (i = 0; i < 4; i++)
603                 hash_table[i] = 0x0;
604
605         /* broadcast address */
606         hash_table[3] = 0x8000;
607
608         /* the multicast address in Hash Table : 64 bits */
609         for (mcptr = mc_list, i = 0; i < mc_cnt; i++, mcptr = mcptr->next) {
610                 hash_val = cal_CRC((char *) mcptr->dmi_addr, 6, 0) & 0x3f;
611                 hash_table[hash_val / 16] |= (u16) 1 << (hash_val % 16);
612         }
613
614         /* Write the hash table to MAC MD table */
615         for (i = 0; i < 4; i++, ioaddr += 4)
616                 outw(hash_table[i], ioaddr);
617 #endif
618 }
619
620
621 /*
622  *      Send a setup frame for DM9102/DM9102A
623  *      This setup frame initilize DM910X addres filter mode
624  */
625
626 static void send_filter_frame(struct nic *nic)
627 {
628
629         u8 *ptxb;
630         int i;
631
632         dprintf(("send_filter_frame\n"));
633         /* point to the current txb incase multiple tx_rings are used */
634         ptxb = &txb[db->cur_tx];
635
636         /* construct perfect filter frame with mac address as first match
637            and broadcast address for all others */
638         for (i = 0; i < 192; i++)
639                 ptxb[i] = 0xFF;
640         ptxb[0] = nic->node_addr[0];
641         ptxb[1] = nic->node_addr[1];
642         ptxb[4] = nic->node_addr[2];
643         ptxb[5] = nic->node_addr[3];
644         ptxb[8] = nic->node_addr[4];
645         ptxb[9] = nic->node_addr[5];
646
647         /* prepare the setup frame */
648         txd[db->cur_tx].tdes1 = cpu_to_le32(0x890000c0);
649         txd[db->cur_tx].tdes0 = cpu_to_le32(0x80000000);
650         update_cr6(db->cr6_data | 0x2000, BASE);
651         outl(0x1, BASE + DCR1); /* Issue Tx polling */
652         update_cr6(db->cr6_data, BASE);
653         db->cur_tx++;
654 }
655
656 /*
657  *      Read one word data from the serial ROM
658  */
659
660 static u16 read_srom_word(long ioaddr, int offset)
661 {
662         int i;
663         u16 srom_data = 0;
664         long cr9_ioaddr = ioaddr + DCR9;
665
666         outl(CR9_SROM_READ, cr9_ioaddr);
667         outl(CR9_SROM_READ | CR9_SRCS, cr9_ioaddr);
668
669         /* Send the Read Command 110b */
670         SROM_CLK_WRITE(SROM_DATA_1, cr9_ioaddr);
671         SROM_CLK_WRITE(SROM_DATA_1, cr9_ioaddr);
672         SROM_CLK_WRITE(SROM_DATA_0, cr9_ioaddr);
673
674         /* Send the offset */
675         for (i = 5; i >= 0; i--) {
676                 srom_data =
677                     (offset & (1 << i)) ? SROM_DATA_1 : SROM_DATA_0;
678                 SROM_CLK_WRITE(srom_data, cr9_ioaddr);
679         }
680
681         outl(CR9_SROM_READ | CR9_SRCS, cr9_ioaddr);
682
683         for (i = 16; i > 0; i--) {
684                 outl(CR9_SROM_READ | CR9_SRCS | CR9_SRCLK, cr9_ioaddr);
685                 udelay(5);
686                 srom_data =
687                     (srom_data << 1) | ((inl(cr9_ioaddr) & CR9_CRDOUT) ? 1
688                                         : 0);
689                 outl(CR9_SROM_READ | CR9_SRCS, cr9_ioaddr);
690                 udelay(5);
691         }
692
693         outl(CR9_SROM_READ, cr9_ioaddr);
694         return srom_data;
695 }
696
697
698 /*
699  *      Auto sense the media mode
700  */
701
702 #if 0 /* not used */
703 static u8 dmfe_sense_speed(struct nic *nic __unused)
704 {
705         u8 ErrFlag = 0;
706         u16 phy_mode;
707
708         /* CR6 bit18=0, select 10/100M */
709         update_cr6((db->cr6_data & ~0x40000), BASE);
710
711         phy_mode = phy_read(BASE, db->phy_addr, 1, db->chip_id);
712         phy_mode = phy_read(BASE, db->phy_addr, 1, db->chip_id);
713
714         if ((phy_mode & 0x24) == 0x24) {
715                 if (db->chip_id == PCI_DM9132_ID)       /* DM9132 */
716                         phy_mode =
717                             phy_read(BASE, db->phy_addr, 7,
718                                      db->chip_id) & 0xf000;
719                 else            /* DM9102/DM9102A */
720                         phy_mode =
721                             phy_read(BASE, db->phy_addr, 17,
722                                      db->chip_id) & 0xf000;
723                 /* printk(DRV_NAME ": Phy_mode %x ",phy_mode); */
724                 switch (phy_mode) {
725                 case 0x1000:
726                         db->op_mode = DMFE_10MHF;
727                         break;
728                 case 0x2000:
729                         db->op_mode = DMFE_10MFD;
730                         break;
731                 case 0x4000:
732                         db->op_mode = DMFE_100MHF;
733                         break;
734                 case 0x8000:
735                         db->op_mode = DMFE_100MFD;
736                         break;
737                 default:
738                         db->op_mode = DMFE_10MHF;
739                         ErrFlag = 1;
740                         break;
741                 }
742         } else {
743                 db->op_mode = DMFE_10MHF;
744                 //DMFE_DBUG(0, "Link Failed :", phy_mode);
745                 ErrFlag = 1;
746         }
747
748         return ErrFlag;
749 }
750 #endif
751
752 /*
753  *      Set 10/100 phyxcer capability
754  *      AUTO mode : phyxcer register4 is NIC capability
755  *      Force mode: phyxcer register4 is the force media
756  */
757
758 static void dmfe_set_phyxcer(struct nic *nic __unused)
759 {
760         u16 phy_reg;
761
762         /* Select 10/100M phyxcer */
763         db->cr6_data &= ~0x40000;
764         update_cr6(db->cr6_data, BASE);
765
766         /* DM9009 Chip: Phyxcer reg18 bit12=0 */
767         if (db->chip_id == PCI_DM9009_ID) {
768                 phy_reg =
769                     phy_read(BASE, db->phy_addr, 18,
770                              db->chip_id) & ~0x1000;
771                 phy_write(BASE, db->phy_addr, 18, phy_reg, db->chip_id);
772         }
773
774         /* Phyxcer capability setting */
775         phy_reg = phy_read(BASE, db->phy_addr, 4, db->chip_id) & ~0x01e0;
776
777         if (db->media_mode & DMFE_AUTO) {
778                 /* AUTO Mode */
779                 phy_reg |= db->PHY_reg4;
780         } else {
781                 /* Force Mode */
782                 switch (db->media_mode) {
783                 case DMFE_10MHF:
784                         phy_reg |= 0x20;
785                         break;
786                 case DMFE_10MFD:
787                         phy_reg |= 0x40;
788                         break;
789                 case DMFE_100MHF:
790                         phy_reg |= 0x80;
791                         break;
792                 case DMFE_100MFD:
793                         phy_reg |= 0x100;
794                         break;
795                 }
796                 if (db->chip_id == PCI_DM9009_ID)
797                         phy_reg &= 0x61;
798         }
799
800         /* Write new capability to Phyxcer Reg4 */
801         if (!(phy_reg & 0x01e0)) {
802                 phy_reg |= db->PHY_reg4;
803                 db->media_mode |= DMFE_AUTO;
804         }
805         phy_write(BASE, db->phy_addr, 4, phy_reg, db->chip_id);
806
807         /* Restart Auto-Negotiation */
808         if (db->chip_type && (db->chip_id == PCI_DM9102_ID))
809                 phy_write(BASE, db->phy_addr, 0, 0x1800, db->chip_id);
810         if (!db->chip_type)
811                 phy_write(BASE, db->phy_addr, 0, 0x1200, db->chip_id);
812 }
813
814
815 /*
816  *      Process op-mode
817  *      AUTO mode : PHY controller in Auto-negotiation Mode
818  *      Force mode: PHY controller in force mode with HUB
819  *                      N-way force capability with SWITCH
820  */
821
822 #if 0 /* not used */
823 static void dmfe_process_mode(struct nic *nic __unused)
824 {
825         u16 phy_reg;
826
827         /* Full Duplex Mode Check */
828         if (db->op_mode & 0x4)
829                 db->cr6_data |= CR6_FDM;        /* Set Full Duplex Bit */
830         else
831                 db->cr6_data &= ~CR6_FDM;       /* Clear Full Duplex Bit */
832
833         /* Transciver Selection */
834         if (db->op_mode & 0x10) /* 1M HomePNA */
835                 db->cr6_data |= 0x40000;        /* External MII select */
836         else
837                 db->cr6_data &= ~0x40000;       /* Internal 10/100 transciver */
838
839         update_cr6(db->cr6_data, BASE);
840
841         /* 10/100M phyxcer force mode need */
842         if (!(db->media_mode & 0x18)) {
843                 /* Forece Mode */
844                 phy_reg = phy_read(BASE, db->phy_addr, 6, db->chip_id);
845                 if (!(phy_reg & 0x1)) {
846                         /* parter without N-Way capability */
847                         phy_reg = 0x0;
848                         switch (db->op_mode) {
849                         case DMFE_10MHF:
850                                 phy_reg = 0x0;
851                                 break;
852                         case DMFE_10MFD:
853                                 phy_reg = 0x100;
854                                 break;
855                         case DMFE_100MHF:
856                                 phy_reg = 0x2000;
857                                 break;
858                         case DMFE_100MFD:
859                                 phy_reg = 0x2100;
860                                 break;
861                         }
862                         phy_write(BASE, db->phy_addr, 0, phy_reg,
863                                   db->chip_id);
864                         if (db->chip_type
865                             && (db->chip_id == PCI_DM9102_ID))
866                                 mdelay(20);
867                         phy_write(BASE, db->phy_addr, 0, phy_reg,
868                                   db->chip_id);
869                 }
870         }
871 }
872 #endif
873
874 /*
875  *      Write a word to Phy register
876  */
877
878 static void phy_write(unsigned long iobase, u8 phy_addr, u8 offset,
879                       u16 phy_data, u32 chip_id)
880 {
881         u16 i;
882         unsigned long ioaddr;
883
884         if (chip_id == PCI_DM9132_ID) {
885                 ioaddr = iobase + 0x80 + offset * 4;
886                 outw(phy_data, ioaddr);
887         } else {
888                 /* DM9102/DM9102A Chip */
889                 ioaddr = iobase + DCR9;
890
891                 /* Send 33 synchronization clock to Phy controller */
892                 for (i = 0; i < 35; i++)
893                         phy_write_1bit(ioaddr, PHY_DATA_1);
894
895                 /* Send start command(01) to Phy */
896                 phy_write_1bit(ioaddr, PHY_DATA_0);
897                 phy_write_1bit(ioaddr, PHY_DATA_1);
898
899                 /* Send write command(01) to Phy */
900                 phy_write_1bit(ioaddr, PHY_DATA_0);
901                 phy_write_1bit(ioaddr, PHY_DATA_1);
902
903                 /* Send Phy addres */
904                 for (i = 0x10; i > 0; i = i >> 1)
905                         phy_write_1bit(ioaddr,
906                                        phy_addr & i ? PHY_DATA_1 :
907                                        PHY_DATA_0);
908
909                 /* Send register addres */
910                 for (i = 0x10; i > 0; i = i >> 1)
911                         phy_write_1bit(ioaddr,
912                                        offset & i ? PHY_DATA_1 :
913                                        PHY_DATA_0);
914
915                 /* written trasnition */
916                 phy_write_1bit(ioaddr, PHY_DATA_1);
917                 phy_write_1bit(ioaddr, PHY_DATA_0);
918
919                 /* Write a word data to PHY controller */
920                 for (i = 0x8000; i > 0; i >>= 1)
921                         phy_write_1bit(ioaddr,
922                                        phy_data & i ? PHY_DATA_1 :
923                                        PHY_DATA_0);
924         }
925 }
926
927
928 /*
929  *      Read a word data from phy register
930  */
931
932 static u16 phy_read(unsigned long iobase, u8 phy_addr, u8 offset,
933                     u32 chip_id)
934 {
935         int i;
936         u16 phy_data;
937         unsigned long ioaddr;
938
939         if (chip_id == PCI_DM9132_ID) {
940                 /* DM9132 Chip */
941                 ioaddr = iobase + 0x80 + offset * 4;
942                 phy_data = inw(ioaddr);
943         } else {
944                 /* DM9102/DM9102A Chip */
945                 ioaddr = iobase + DCR9;
946
947                 /* Send 33 synchronization clock to Phy controller */
948                 for (i = 0; i < 35; i++)
949                         phy_write_1bit(ioaddr, PHY_DATA_1);
950
951                 /* Send start command(01) to Phy */
952                 phy_write_1bit(ioaddr, PHY_DATA_0);
953                 phy_write_1bit(ioaddr, PHY_DATA_1);
954
955                 /* Send read command(10) to Phy */
956                 phy_write_1bit(ioaddr, PHY_DATA_1);
957                 phy_write_1bit(ioaddr, PHY_DATA_0);
958
959                 /* Send Phy addres */
960                 for (i = 0x10; i > 0; i = i >> 1)
961                         phy_write_1bit(ioaddr,
962                                        phy_addr & i ? PHY_DATA_1 :
963                                        PHY_DATA_0);
964
965                 /* Send register addres */
966                 for (i = 0x10; i > 0; i = i >> 1)
967                         phy_write_1bit(ioaddr,
968                                        offset & i ? PHY_DATA_1 :
969                                        PHY_DATA_0);
970
971                 /* Skip transition state */
972                 phy_read_1bit(ioaddr);
973
974                 /* read 16bit data */
975                 for (phy_data = 0, i = 0; i < 16; i++) {
976                         phy_data <<= 1;
977                         phy_data |= phy_read_1bit(ioaddr);
978                 }
979         }
980
981         return phy_data;
982 }
983
984
985 /*
986  *      Write one bit data to Phy Controller
987  */
988
989 static void phy_write_1bit(unsigned long ioaddr, u32 phy_data)
990 {
991         outl(phy_data, ioaddr); /* MII Clock Low */
992         udelay(1);
993         outl(phy_data | MDCLKH, ioaddr);        /* MII Clock High */
994         udelay(1);
995         outl(phy_data, ioaddr); /* MII Clock Low */
996         udelay(1);
997 }
998
999
1000 /*
1001  *      Read one bit phy data from PHY controller
1002  */
1003
1004 static u16 phy_read_1bit(unsigned long ioaddr)
1005 {
1006         u16 phy_data;
1007
1008         outl(0x50000, ioaddr);
1009         udelay(1);
1010         phy_data = (inl(ioaddr) >> 19) & 0x1;
1011         outl(0x40000, ioaddr);
1012         udelay(1);
1013
1014         return phy_data;
1015 }
1016
1017
1018 /*
1019  *      Parser SROM and media mode
1020  */
1021
1022 static void dmfe_parse_srom(struct nic *nic)
1023 {
1024         char *srom = db->srom;
1025         int dmfe_mode, tmp_reg;
1026
1027         /* Init CR15 */
1028         db->cr15_data = CR15_DEFAULT;
1029
1030         /* Check SROM Version */
1031         if (((int) srom[18] & 0xff) == SROM_V41_CODE) {
1032                 /* SROM V4.01 */
1033                 /* Get NIC support media mode */
1034                 db->NIC_capability = *(u16 *) (srom + 34);
1035                 db->PHY_reg4 = 0;
1036                 for (tmp_reg = 1; tmp_reg < 0x10; tmp_reg <<= 1) {
1037                         switch (db->NIC_capability & tmp_reg) {
1038                         case 0x1:
1039                                 db->PHY_reg4 |= 0x0020;
1040                                 break;
1041                         case 0x2:
1042                                 db->PHY_reg4 |= 0x0040;
1043                                 break;
1044                         case 0x4:
1045                                 db->PHY_reg4 |= 0x0080;
1046                                 break;
1047                         case 0x8:
1048                                 db->PHY_reg4 |= 0x0100;
1049                                 break;
1050                         }
1051                 }
1052
1053                 /* Media Mode Force or not check */
1054                 dmfe_mode = *((int *) srom + 34) & *((int *) srom + 36);
1055                 switch (dmfe_mode) {
1056                 case 0x4:
1057                         dmfe_media_mode = DMFE_100MHF;
1058                         break;  /* 100MHF */
1059                 case 0x2:
1060                         dmfe_media_mode = DMFE_10MFD;
1061                         break;  /* 10MFD */
1062                 case 0x8:
1063                         dmfe_media_mode = DMFE_100MFD;
1064                         break;  /* 100MFD */
1065                 case 0x100:
1066                 case 0x200:
1067                         dmfe_media_mode = DMFE_1M_HPNA;
1068                         break;  /* HomePNA */
1069                 }
1070
1071                 /* Special Function setting */
1072                 /* VLAN function */
1073                 if ((SF_mode & 0x1) || (srom[43] & 0x80))
1074                         db->cr15_data |= 0x40;
1075
1076                 /* Flow Control */
1077                 if ((SF_mode & 0x2) || (srom[40] & 0x1))
1078                         db->cr15_data |= 0x400;
1079
1080                 /* TX pause packet */
1081                 if ((SF_mode & 0x4) || (srom[40] & 0xe))
1082                         db->cr15_data |= 0x9800;
1083         }
1084
1085         /* Parse HPNA parameter */
1086         db->HPNA_command = 1;
1087
1088         /* Accept remote command or not */
1089         if (HPNA_rx_cmd == 0)
1090                 db->HPNA_command |= 0x8000;
1091
1092         /* Issue remote command & operation mode */
1093         if (HPNA_tx_cmd == 1)
1094                 switch (HPNA_mode) {    /* Issue Remote Command */
1095                 case 0:
1096                         db->HPNA_command |= 0x0904;
1097                         break;
1098                 case 1:
1099                         db->HPNA_command |= 0x0a00;
1100                         break;
1101                 case 2:
1102                         db->HPNA_command |= 0x0506;
1103                         break;
1104                 case 3:
1105                         db->HPNA_command |= 0x0602;
1106                         break;
1107         } else
1108                 switch (HPNA_mode) {    /* Don't Issue */
1109                 case 0:
1110                         db->HPNA_command |= 0x0004;
1111                         break;
1112                 case 1:
1113                         db->HPNA_command |= 0x0000;
1114                         break;
1115                 case 2:
1116                         db->HPNA_command |= 0x0006;
1117                         break;
1118                 case 3:
1119                         db->HPNA_command |= 0x0002;
1120                         break;
1121                 }
1122
1123         /* Check DM9801 or DM9802 present or not */
1124         db->HPNA_present = 0;
1125         update_cr6(db->cr6_data | 0x40000, BASE);
1126         tmp_reg = phy_read(BASE, db->phy_addr, 3, db->chip_id);
1127         if ((tmp_reg & 0xfff0) == 0xb900) {
1128                 /* DM9801 or DM9802 present */
1129                 db->HPNA_timer = 8;
1130                 if (phy_read(BASE, db->phy_addr, 31, db->chip_id) ==
1131                     0x4404) {
1132                         /* DM9801 HomeRun */
1133                         db->HPNA_present = 1;
1134                         dmfe_program_DM9801(nic, tmp_reg);
1135                 } else {
1136                         /* DM9802 LongRun */
1137                         db->HPNA_present = 2;
1138                         dmfe_program_DM9802(nic);
1139                 }
1140         }
1141
1142 }
1143
1144 /*
1145  *      Init HomeRun DM9801
1146  */
1147
1148 static void dmfe_program_DM9801(struct nic *nic __unused, int HPNA_rev)
1149 {
1150         u32 reg17, reg25;
1151
1152         if (!HPNA_NoiseFloor)
1153                 HPNA_NoiseFloor = DM9801_NOISE_FLOOR;
1154         switch (HPNA_rev) {
1155         case 0xb900:            /* DM9801 E3 */
1156                 db->HPNA_command |= 0x1000;
1157                 reg25 = phy_read(BASE, db->phy_addr, 24, db->chip_id);
1158                 reg25 = ((reg25 + HPNA_NoiseFloor) & 0xff) | 0xf000;
1159                 reg17 = phy_read(BASE, db->phy_addr, 17, db->chip_id);
1160                 break;
1161         case 0xb901:            /* DM9801 E4 */
1162                 reg25 = phy_read(BASE, db->phy_addr, 25, db->chip_id);
1163                 reg25 = (reg25 & 0xff00) + HPNA_NoiseFloor;
1164                 reg17 = phy_read(BASE, db->phy_addr, 17, db->chip_id);
1165                 reg17 = (reg17 & 0xfff0) + HPNA_NoiseFloor + 3;
1166                 break;
1167         case 0xb902:            /* DM9801 E5 */
1168         case 0xb903:            /* DM9801 E6 */
1169         default:
1170                 db->HPNA_command |= 0x1000;
1171                 reg25 = phy_read(BASE, db->phy_addr, 25, db->chip_id);
1172                 reg25 = (reg25 & 0xff00) + HPNA_NoiseFloor - 5;
1173                 reg17 = phy_read(BASE, db->phy_addr, 17, db->chip_id);
1174                 reg17 = (reg17 & 0xfff0) + HPNA_NoiseFloor;
1175                 break;
1176         }
1177         phy_write(BASE, db->phy_addr, 16, db->HPNA_command, db->chip_id);
1178         phy_write(BASE, db->phy_addr, 17, reg17, db->chip_id);
1179         phy_write(BASE, db->phy_addr, 25, reg25, db->chip_id);
1180 }
1181
1182
1183 /*
1184  *      Init HomeRun DM9802
1185  */
1186
1187 static void dmfe_program_DM9802(struct nic *nic __unused)
1188 {
1189         u32 phy_reg;
1190
1191         if (!HPNA_NoiseFloor)
1192                 HPNA_NoiseFloor = DM9802_NOISE_FLOOR;
1193         phy_write(BASE, db->phy_addr, 16, db->HPNA_command, db->chip_id);
1194         phy_reg = phy_read(BASE, db->phy_addr, 25, db->chip_id);
1195         phy_reg = (phy_reg & 0xff00) + HPNA_NoiseFloor;
1196         phy_write(BASE, db->phy_addr, 25, phy_reg, db->chip_id);
1197 }
1198
1199 static struct nic_operations dmfe_operations = {
1200         .connect        = dummy_connect,
1201         .poll           = dmfe_poll,
1202         .transmit       = dmfe_transmit,
1203         .irq            = dmfe_irq,
1204
1205 };
1206
1207 static struct pci_device_id dmfe_nics[] = {
1208         PCI_ROM(0x1282, 0x9100, "dmfe9100", "Davicom 9100"),
1209         PCI_ROM(0x1282, 0x9102, "dmfe9102", "Davicom 9102"),
1210         PCI_ROM(0x1282, 0x9009, "dmfe9009", "Davicom 9009"),
1211         PCI_ROM(0x1282, 0x9132, "dmfe9132", "Davicom 9132"),    /* Needs probably some fixing */
1212 };
1213
1214 PCI_DRIVER ( dmfe_driver, dmfe_nics, PCI_NO_CLASS );
1215
1216 DRIVER ( "DMFE/PCI", nic_driver, pci_driver, dmfe_driver,
1217          dmfe_probe, dmfe_disable );