74ea047ad4d182f695067b1c9d9b992b4cfd19f6
[mirror/winof/.git] / hw / mlx4 / kernel / bus / inc / device.h
1 /*
2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32
33 #ifndef MLX4_DEVICE_H
34 #define MLX4_DEVICE_H
35
36 enum {
37         MLX4_FLAG_MSI_X                 = 1 << 0,
38         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
39         MLX4_FLAG_LIVEFISH              = 1 << 10,
40         MLX4_FLAG_RESET_CLIENT  = 1 << 11,
41         MLX4_FLAG_RESET_DRIVER  = 1 << 12,
42         MLX4_FLAG_RESET_STARTED = 1 << 13,
43         MLX4_FLAG_BUSY_WAIT             = 1 << 14
44 };
45
46 enum {
47         MLX4_MAX_PORTS          = 2
48 };
49
50 enum {
51         MLX4_BOARD_ID_LEN = 64
52 };
53
54 enum {
55         MLX4_DEV_CAP_FLAG_RC            = 1 <<  0,
56         MLX4_DEV_CAP_FLAG_UC            = 1 <<  1,
57         MLX4_DEV_CAP_FLAG_UD            = 1 <<  2,
58         MLX4_DEV_CAP_FLAG_SRQ           = 1 <<  6,
59         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1 <<  7,
60         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1 <<  8,
61         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1 <<  9,
62         MLX4_DEV_CAP_FLAG_DPDP          = 1 << 12,
63         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1 << 16,
64         MLX4_DEV_CAP_FLAG_APM           = 1 << 17,
65         MLX4_DEV_CAP_FLAG_ATOMIC        = 1 << 18,
66         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1 << 19,
67         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1 << 20,
68         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1 << 21
69 };
70
71 enum mlx4_event {
72         MLX4_EVENT_TYPE_COMP               = 0x00,
73         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
74         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
75         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
76         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
77         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
78         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
79         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
80         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
81         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
82         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
83         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
84         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
85         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
86         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
87         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
88         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
89         MLX4_EVENT_TYPE_CMD                = 0x0a
90 };
91
92 enum {
93         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
94         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
95 };
96
97 enum {
98         MLX4_PERM_LOCAL_READ    = 1 << 10,
99         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
100         MLX4_PERM_REMOTE_READ   = 1 << 12,
101         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
102         MLX4_PERM_ATOMIC        = 1 << 14
103 };
104
105 enum {
106         MLX4_OPCODE_NOP                 = 0x00,
107         MLX4_OPCODE_SEND_INVAL          = 0x01,
108         MLX4_OPCODE_RDMA_WRITE          = 0x08,
109         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
110         MLX4_OPCODE_SEND                = 0x0a,
111         MLX4_OPCODE_SEND_IMM            = 0x0b,
112         MLX4_OPCODE_LSO                 = 0x0e,
113         MLX4_OPCODE_RDMA_READ           = 0x10,
114         MLX4_OPCODE_ATOMIC_CS           = 0x11,
115         MLX4_OPCODE_ATOMIC_FA           = 0x12,
116         MLX4_OPCODE_ATOMIC_MASK_CS      = 0x14,
117         MLX4_OPCODE_ATOMIC_MASK_FA      = 0x15,
118         MLX4_OPCODE_BIND_MW             = 0x18,
119         MLX4_OPCODE_FMR                 = 0x19,
120         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
121         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
122
123         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
124         MLX4_RECV_OPCODE_SEND           = 0x01,
125         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
126         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
127
128         MLX4_CQE_OPCODE_ERROR           = 0x1e,
129         MLX4_CQE_OPCODE_RESIZE          = 0x16,
130 };
131
132 enum {
133         MLX4_STAT_RATE_OFFSET   = 5
134 };
135
136 enum qp_region {
137         MLX4_QP_REGION_FW = 0,
138         MLX4_QP_REGION_ETH_ADDR,
139         MLX4_QP_REGION_FC_ADDR,
140         MLX4_QP_REGION_FC_EXCH,
141         MLX4_QP_REGION_COUNT            /* Must be last */
142 };
143
144 enum {
145         MLX4_NUM_FEXCH          = 64 * 1024,
146 };
147
148
149 struct mlx4_caps {
150         u64                     fw_ver;
151         int                     num_ports;
152         int                     vl_cap[MLX4_MAX_PORTS + 1];
153         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
154         u64                     def_mac[MLX4_MAX_PORTS + 1];
155         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
156         int                     gid_table_len[MLX4_MAX_PORTS + 1];
157         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
158         int                     local_ca_ack_delay;
159         int                     num_uars;
160         int                     bf_reg_size;
161         int                     bf_regs_per_page;
162         int                     max_sq_sg;
163         int                     max_rq_sg;
164         int                     num_qps;
165         int                     max_wqes;
166         int                     max_sq_desc_sz;
167         int                     max_rq_desc_sz;
168         int                     max_qp_init_rdma;
169         int                     max_qp_dest_rdma;
170         int                     sqp_start;
171         int                     num_srqs;
172         int                     max_srq_wqes;
173         int                     max_srq_sge;
174         int                     reserved_srqs;
175         int                     num_cqs;
176         int                     max_cqes;
177         int                     reserved_cqs;
178         int                     num_eqs;
179         int                     reserved_eqs;
180         int                     num_mpts;
181         int                     num_mtt_segs;
182         int                     fmr_reserved_mtts;
183         int                     reserved_mtts;
184         int                     reserved_mrws;
185         int                     reserved_uars;
186         int                     num_mgms;
187         int                     num_amgms;
188         int                     reserved_mcgs;
189         int                     num_qp_per_mgm;
190         int                     num_pds;
191         int                     reserved_pds;
192         int                     mtt_entry_sz;
193         u32                     max_msg_sz;
194         u32                     page_size_cap;
195         u32                     flags;
196         u16                     stat_rate_support;
197         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
198         int                     max_gso_sz;
199         int                     reserved_qps_cnt[MLX4_QP_REGION_COUNT];
200         int                     reserved_qps_base[MLX4_QP_REGION_COUNT];
201         int                     log_num_macs;
202         int                     log_num_vlans;
203         int                     log_num_prios;
204         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
205         int                     reserved_fexch_mpts_base;   
206 };
207
208 struct mlx4_buf_list {
209         u8                     *buf;
210         dma_addr_t              map;
211 };
212 enum {
213         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
214 };
215
216 struct mlx4_db_pgdir {
217         struct list_head        list;
218         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
219         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
220         unsigned long          *bits[2];
221         __be32                 *db_page;
222         dma_addr_t             db_dma;
223 };
224
225 struct mlx4_db {
226         __be32                  *db;
227         struct mlx4_db_pgdir    *pgdir;
228         dma_addr_t              dma;
229         int                     index;
230         int                     order;
231 };
232
233 struct mlx4_mtt {
234         u32                     first_seg;
235         int                     order;
236         int                     page_shift;
237 };
238
239 struct mlx4_buf {
240         union {
241                 struct mlx4_buf_list    direct;
242                 struct mlx4_buf_list   *page_list;
243         } u;
244         int                     nbufs;
245         int                     npages;
246         int                     page_shift;
247 };
248
249 struct mlx4_hwq_resources {
250         struct mlx4_db          db;
251         struct mlx4_mtt         mtt;
252         struct mlx4_buf         buf;
253 };
254
255 struct mlx4_mr {
256         struct mlx4_mtt         mtt;
257         u64                     iova;
258         u64                     size;
259         u32                     key;
260         u32                     pd;
261         u32                     access;
262         int                     enabled;
263 };
264
265 struct mlx4_fmr {
266         struct mlx4_mr          mr;
267         struct mlx4_mpt_entry  *mpt;
268         __be64                 *mtts;
269         dma_addr_t              dma_handle;
270         int                     max_pages;
271         int                     max_maps;
272         int                     maps;
273         u8                      page_shift;
274 };
275
276 struct mlx4_uar {
277         unsigned long           pfn;
278         int                     index;
279 };
280
281 struct mlx4_cq {
282         void (*comp)            (struct mlx4_cq *);
283         void (*event)           (struct mlx4_cq *, enum mlx4_event);
284
285         struct mlx4_uar        *uar;
286
287         u32                     cons_index;
288
289         __be32                 *set_ci_db;
290         __be32                 *arm_db;
291         int                     arm_sn;
292
293         int                     cqn;
294         int                     comp_eq_idx;    
295
296         atomic_t                refcount;
297         struct completion       free;
298
299         // Windows specific
300         int                     *p_u_arm_sn;
301         PMDL            mdl;
302 };
303
304 struct mlx4_qp {
305         void (*event)           (struct mlx4_qp *, enum mlx4_event);
306
307         int                     qpn;
308
309         atomic_t                refcount;
310         struct completion       free;
311 };
312
313 struct mlx4_srq {
314         void (*event)           (struct mlx4_srq *, enum mlx4_event);
315
316         int                     srqn;
317         int                     max;
318         int                     max_gs;
319         int                     wqe_shift;
320
321         atomic_t                refcount;
322         struct completion       free;
323 };
324
325 struct mlx4_av {
326         __be32                  port_pd;
327         u8                      reserved1;
328         u8                      g_slid;
329         __be16                  dlid;
330         u8                      reserved2;
331         u8                      gid_index;
332         u8                      stat_rate;
333         u8                      hop_limit;
334         __be32                  sl_tclass_flowlabel;
335         u8                      dgid[16];
336 };
337
338 #define MLX4_DEV_SIGNATURE      0xf1b34a6e
339
340 struct mlx4_dev_params {
341         enum mlx4_port_type mod_port_type[MLX4_MAX_PORTS];
342 } ;
343
344 static inline void mlx4_copy_dev_params(
345         struct mlx4_dev_params *dst,
346         struct mlx4_dev_params *src)
347 {
348         *dst = *src;
349 }
350
351 struct mlx4_dev {
352         u32                     signature;
353         struct pci_dev         *pdev;
354         unsigned long           flags;
355         LONG                reset_pending;
356         struct mlx4_caps        caps;
357         struct radix_tree_root  qp_table_tree;
358         u32                     rev_id;
359         char                    board_id[MLX4_BOARD_ID_LEN];
360         struct mlx4_dev_params  dev_params;
361 };
362
363 struct mlx4_init_port_param {
364         int                     set_guid0;
365         int                     set_node_guid;
366         int                     set_si_guid;
367         u16                     mtu;
368         int                     port_width_cap;
369         u16                     vl_cap;
370         u16                     max_gid;
371         u16                     max_pkey;
372         u64                     guid0;
373         u64                     node_guid;
374         u64                     si_guid;
375 };
376
377 static inline void mlx4_query_steer_cap(struct mlx4_dev *dev, int *log_mac,
378                                         int *log_vlan, int *log_prio)
379 {
380         *log_mac = dev->caps.log_num_macs;
381         *log_vlan = dev->caps.log_num_vlans;
382         *log_prio = dev->caps.log_num_prios;
383 }
384
385 static inline u32 mlx4_get_ports_of_type(struct mlx4_dev *dev,
386                                         enum mlx4_port_type ptype)
387 {
388         u32 ret = 0;
389         int i;
390
391         for (i = 1; i <= dev->caps.num_ports; ++i) {
392                 if (dev->caps.port_type[i] == ptype)
393                         ret |= 1 << (i-1);
394         }
395         return ret;
396 }
397
398 #define foreach_port(port, bitmap) \
399         for ((port) = 1; (port) <= MLX4_MAX_PORTS; ++(port)) \
400                 if (bitmap & 1 << ((port)-1))
401
402 static inline int mlx4_get_fexch_mpts_base(struct mlx4_dev *dev)
403 {
404         return dev->caps.reserved_fexch_mpts_base;
405 }
406
407 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
408                    struct mlx4_buf *buf);
409 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
410
411 int mlx4_db_alloc(struct mlx4_dev *dev, 
412                                 struct mlx4_db *db, int order);
413
414 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
415
416 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
417 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
418
419 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
420 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
421
422 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
423                   struct mlx4_mtt *mtt);
424 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
425 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
426
427 int mlx4_mr_alloc_reserved(struct mlx4_dev *dev, u32 mridx, u32 pd,
428                            u64 iova, u64 size, u32 access, int npages,
429                            int page_shift, struct mlx4_mr *mr);
430 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
431                   int npages, int page_shift, struct mlx4_mr *mr);
432 void mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
433 void mlx4_mr_free_reserved(struct mlx4_dev *dev, struct mlx4_mr *mr);
434 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
435 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
436                    int start_index, int npages, u64 *page_list);
437 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
438                        struct mlx4_buf *buf);
439
440 struct device;
441
442 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
443                       int size, int max_direct);
444 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
445                       int size);
446
447 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
448                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
449                   unsigned vector, int collapsed);
450 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
451
452 struct mlx4_cq_context;
453 int mlx4_cq_modify(struct mlx4_dev *dev, struct mlx4_cq *cq,
454                    struct mlx4_cq_context *context, int modify);
455
456 static inline void mlx4_cq_arm(struct mlx4_cq *cq, u32 cmd,
457                                void __iomem *uar_page,
458                                spinlock_t *doorbell_lock);
459
460 enum mlx4_qp_state;
461 enum mlx4_qp_optpar;
462 struct mlx4_qp_context;
463
464 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, u32 *base);
465 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
466 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp);
467 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
468
469 int mlx4_qp_modify(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
470                    enum mlx4_qp_state cur_state, enum mlx4_qp_state new_state,
471                    struct mlx4_qp_context *context, enum mlx4_qp_optpar optpar,
472                    int sqd_event, struct mlx4_qp *qp);
473
474
475 int mlx4_qp_to_ready(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
476                      struct mlx4_qp_context *context,
477                      struct mlx4_qp *qp, enum mlx4_qp_state *qp_state);
478
479 void mlx4_qp_remove(struct mlx4_dev *dev, struct mlx4_qp *qp);
480
481
482 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcd,
483                         struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
484 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
485
486 void mlx4_srq_invalidate(struct mlx4_dev *dev, struct mlx4_srq *srq);
487 void mlx4_srq_remove(struct mlx4_dev *dev, struct mlx4_srq *srq);
488
489 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
490 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
491
492 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
493 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
494
495 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16]);
496 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16]);
497
498 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *index);
499 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, int index);
500 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
501 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, int index);
502
503 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
504                       int npages, u64 iova, u32 *lkey, u32 *rkey);
505 int mlx4_map_phys_fmr_fbo(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
506                           u64 *page_list, int npages, u64 iova,
507                           u32 fbo, u32 len, u32 *lkey, u32 *rkey);
508 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
509                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
510 int mlx4_fmr_alloc_reserved(struct mlx4_dev *dev, u32 mridx, u32 pd,
511                             u32 access, int max_pages, int max_maps,
512                             u8 page_shift, struct mlx4_fmr *fmr);
513 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
514 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
515                     u32 *lkey, u32 *rkey);
516 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
517 int mlx4_fmr_free_reserved(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
518 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
519
520 int mlx4_SET_PORT(struct mlx4_dev *dev, u8 port, int reset_qkey_viols,
521                          u32 cap_mask);
522
523 #endif /* MLX4_DEVICE_H */