[mlx4] Added the latest revision of the mlx4 to the trunk.
[mirror/winof/.git] / hw / mlx4 / kernel / bus / net / eq.c
1 /*
2  * Copyright (c) 2005 Mellanox Technologies. All rights reserved.
3  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc. All rights reserved.
4  *
5  * This software is available to you under a choice of one of two
6  * licenses.  You may choose to be licensed under the terms of the GNU
7  * General Public License (GPL) Version 2, available from the file
8  * COPYING in the main directory of this source tree, or the
9  * OpenIB.org BSD license below:
10  *
11  *     Redistribution and use in source and binary forms, with or
12  *     without modification, are permitted provided that the following
13  *     conditions are met:
14  *
15  *      - Redistributions of source code must retain the above
16  *        copyright notice, this list of conditions and the following
17  *        disclaimer.
18  *
19  *      - Redistributions in binary form must reproduce the above
20  *        copyright notice, this list of conditions and the following
21  *        disclaimer in the documentation and/or other materials
22  *        provided with the distribution.
23  *
24  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
25  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
26  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
27  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
28  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
29  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
30  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
31  * SOFTWARE.
32  */
33
34 #include "mlx4.h"
35 #include "cmd.h"
36 #include "fw.h"
37
38 enum {
39         MLX4_NUM_ASYNC_EQE      = 0x100,
40         MLX4_NUM_SPARE_EQE      = 0x80,
41         MLX4_EQ_ENTRY_SIZE      = 0x20
42 };
43
44 /*
45  * Must be packed because start is 64 bits but only aligned to 32 bits.
46  */
47 struct mlx4_eq_context {
48         __be32                  flags;
49         u16                     reserved1[3];
50         __be16                  page_offset;
51         u8                      log_eq_size;
52         u8                      reserved2[4];
53         u8                      eq_period;
54         u8                      reserved3;
55         u8                      eq_max_count;
56         u8                      reserved4[3];
57         u8                      intr;
58         u8                      log_page_size;
59         u8                      reserved5[2];
60         u8                      mtt_base_addr_h;
61         __be32                  mtt_base_addr_l;
62         u32                     reserved6[2];
63         __be32                  consumer_index;
64         __be32                  producer_index;
65         u32                     reserved7[4];
66 };
67
68 #define MLX4_EQ_STATUS_OK          ( 0 << 28)
69 #define MLX4_EQ_STATUS_WRITE_FAIL  (10 << 28)
70 #define MLX4_EQ_OWNER_SW           ( 0 << 24)
71 #define MLX4_EQ_OWNER_HW           ( 1 << 24)
72 #define MLX4_EQ_FLAG_EC            ( 1 << 18)
73 #define MLX4_EQ_FLAG_OI            ( 1 << 17)
74 #define MLX4_EQ_STATE_ARMED        ( 9 <<  8)
75 #define MLX4_EQ_STATE_FIRED        (10 <<  8)
76 #define MLX4_EQ_STATE_ALWAYS_ARMED (11 <<  8)
77
78 #define MLX4_ASYNC_EVENT_MASK ((1ull << MLX4_EVENT_TYPE_PATH_MIG)           | \
79                                (1ull << MLX4_EVENT_TYPE_COMM_EST)           | \
80                                (1ull << MLX4_EVENT_TYPE_SQ_DRAINED)         | \
81                                (1ull << MLX4_EVENT_TYPE_CQ_ERROR)           | \
82                                (1ull << MLX4_EVENT_TYPE_WQ_CATAS_ERROR)     | \
83                                (1ull << MLX4_EVENT_TYPE_EEC_CATAS_ERROR)    | \
84                                (1ull << MLX4_EVENT_TYPE_PATH_MIG_FAILED)    | \
85                                (1ull << MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR) | \
86                                (1ull << MLX4_EVENT_TYPE_WQ_ACCESS_ERROR)    | \
87                                (1ull << MLX4_EVENT_TYPE_PORT_CHANGE)        | \
88                                (1ull << MLX4_EVENT_TYPE_ECC_DETECT)         | \
89                                (1ull << MLX4_EVENT_TYPE_SRQ_CATAS_ERROR)    | \
90                                (1ull << MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE)    | \
91                                (1ull << MLX4_EVENT_TYPE_SRQ_LIMIT)          | \
92                                (1ull << MLX4_EVENT_TYPE_CMD))
93
94 #pragma pack(push,1)
95 struct mlx4_eqe {
96         u8                      reserved1;
97         u8                      type;
98         u8                      reserved2;
99         u8                      subtype;
100         union {
101                 u32             raw[6];
102                 struct {
103                         __be32  cqn;
104                 } __attribute__((packed)) comp;
105                 struct {
106                         u16     reserved1;
107                         __be16  token;
108                         u32     reserved2;
109                         u8      reserved3[3];
110                         u8      status;
111                         __be64  out_param;
112                 } __attribute__((packed)) cmd;
113                 struct {
114                         __be32  qpn;
115                 } __attribute__((packed)) qp;
116                 struct {
117                         __be32  srqn;
118                 } __attribute__((packed)) srq;
119                 struct {
120                         __be32  cqn;
121                         u32     reserved1;
122                         u8      reserved2[3];
123                         u8      syndrome;
124                 } __attribute__((packed)) cq_err;
125                 struct {
126                         u32     reserved1[2];
127                         __be32  port;
128                 } __attribute__((packed)) port_change;
129         }                       event;
130         u8                      reserved3[3];
131         u8                      owner;
132 } __attribute__((packed));
133 #pragma pack(pop)
134
135 static void eq_set_ci(struct mlx4_eq *eq, int req_not)
136 {
137         __raw_writel((__force u32) cpu_to_be32((eq->cons_index & 0xffffff) |
138                                                req_not << 31),
139                      eq->doorbell);
140         /* We still want ordering, just not swabbing, so add a barrier */
141         mb();
142 }
143
144 static struct mlx4_eqe *get_eqe(struct mlx4_eq *eq, u32 entry)
145 {
146         unsigned long off = (entry & (eq->nent - 1)) * MLX4_EQ_ENTRY_SIZE;
147         return (struct mlx4_eqe *)(eq->page_list[off / PAGE_SIZE].buf + off % PAGE_SIZE);
148 }
149
150 static struct mlx4_eqe *next_eqe_sw(struct mlx4_eq *eq)
151 {
152         struct mlx4_eqe *eqe = get_eqe(eq, eq->cons_index);
153         return !!(eqe->owner & 0x80) ^ !!(eq->cons_index & eq->nent) ? NULL : eqe;
154 }
155
156 #pragma warning( disable : 4706)
157 static int mlx4_eq_int(struct mlx4_dev *dev, struct mlx4_eq *eq)
158 {
159         struct mlx4_eqe *eqe;
160         int cqn;
161         int eqes_found = 0;
162         int set_ci = 0;
163
164         while ((eqe = next_eqe_sw(eq))) {
165                 /*
166                  * Make sure we read EQ entry contents after we've
167                  * checked the ownership bit.
168                  */
169                 rmb();
170
171                 switch (eqe->type) {
172                 case MLX4_EVENT_TYPE_COMP:
173                         cqn = be32_to_cpu(eqe->event.comp.cqn) & 0xffffff;
174                         mlx4_cq_completion(dev, cqn);
175                         break;
176
177                 case MLX4_EVENT_TYPE_PATH_MIG:
178                 case MLX4_EVENT_TYPE_COMM_EST:
179                 case MLX4_EVENT_TYPE_SQ_DRAINED:
180                 case MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE:
181                 case MLX4_EVENT_TYPE_WQ_CATAS_ERROR:
182                 case MLX4_EVENT_TYPE_PATH_MIG_FAILED:
183                 case MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR:
184                 case MLX4_EVENT_TYPE_WQ_ACCESS_ERROR:
185                         mlx4_qp_event(dev, be32_to_cpu(eqe->event.qp.qpn) & 0xffffff,
186                                       eqe->type);
187                         break;
188
189                 case MLX4_EVENT_TYPE_SRQ_LIMIT:
190                 case MLX4_EVENT_TYPE_SRQ_CATAS_ERROR:
191                         mlx4_srq_event(dev, be32_to_cpu(eqe->event.srq.srqn) & 0xffffff,
192                                       eqe->type);
193                         break;
194
195                 case MLX4_EVENT_TYPE_CMD:
196                         mlx4_cmd_event(dev,
197                                        be16_to_cpu(eqe->event.cmd.token),
198                                        eqe->event.cmd.status,
199                                        be64_to_cpu(eqe->event.cmd.out_param));
200                         break;
201
202                 case MLX4_EVENT_TYPE_PORT_CHANGE:
203                         mlx4_dispatch_event(dev, eqe->type, eqe->subtype,
204                                             be32_to_cpu(eqe->event.port_change.port) >> 28);
205                         break;
206
207                 case MLX4_EVENT_TYPE_CQ_ERROR:
208                         mlx4_warn(dev, "CQ %s on CQN %06x\n",
209                                   eqe->event.cq_err.syndrome == 1 ?
210                                   "overrun" : "access violation",
211                                   be32_to_cpu(eqe->event.cq_err.cqn) & 0xffffff);
212                         mlx4_cq_event(dev, be32_to_cpu(eqe->event.cq_err.cqn),
213                                       eqe->type);
214                         break;
215
216                 case MLX4_EVENT_TYPE_EQ_OVERFLOW:
217                         mlx4_warn(dev, "EQ overrun on EQN %d\n", eq->eqn);
218                         break;
219
220                 case MLX4_EVENT_TYPE_EEC_CATAS_ERROR:
221                 case MLX4_EVENT_TYPE_ECC_DETECT:
222                 default:
223                         mlx4_warn(dev, "Unhandled event %02x(%02x) on EQ %d at index %u\n",
224                                   eqe->type, eqe->subtype, eq->eqn, eq->cons_index);
225                         break;
226                 };
227
228                 ++eq->cons_index;
229                 eqes_found = 1;
230                 ++set_ci;
231
232                 /*
233                  * The HCA will think the queue has overflowed if we
234                  * don't tell it we've been processing events.  We
235                  * create our EQs with MLX4_NUM_SPARE_EQE extra
236                  * entries, so we must update our consumer index at
237                  * least that often.
238                  */
239                 if (unlikely(set_ci >= MLX4_NUM_SPARE_EQE)) {
240                         /*
241                          * Conditional on hca_type is OK here because
242                          * this is a rare case, not the fast path.
243                          */
244                         eq_set_ci(eq, 0);
245                         set_ci = 0;
246                 }
247         }
248
249         eq_set_ci(eq, 1);
250
251         return eqes_found;
252 }
253 #pragma warning(disable:4706)
254
255 static void mlx4_dpc( PRKDPC dpc, 
256         PVOID ctx, PVOID arg1, PVOID arg2 )
257 {
258         struct mlx4_eq *eq  = ctx;
259
260         UNREFERENCED_PARAMETER(dpc);
261         UNREFERENCED_PARAMETER(arg1);
262         UNREFERENCED_PARAMETER(arg2);
263
264         spin_lock_dpc(&eq->lock);
265         mlx4_eq_int(eq->dev, eq);
266         spin_unlock_dpc(&eq->lock);
267 }
268
269 static BOOLEAN mlx4_interrupt(
270         IN struct _KINTERRUPT *Interrupt,
271         IN PVOID ServiceContext
272         )
273 {
274         struct mlx4_dev *dev = ServiceContext;
275         struct mlx4_priv *priv = mlx4_priv(dev);
276         int work = 0;
277         int i;
278
279         UNUSED_PARAM(Interrupt);
280         
281         writel(priv->eq_table.clr_mask, priv->eq_table.clr_int);
282
283         for (i = 0; i < MLX4_NUM_EQ; ++i) {
284                 if ( next_eqe_sw(&priv->eq_table.eq[i]) ) {
285                         work = 1;
286                         /* another interrupt may happen instantly after writel above.
287                         If it comes to another processor, mlx4_interrupt will be called
288                         and try to schedule the same DPC. So we protect KeInsertQueueDpc
289                         from that race */
290                         
291                         while(InterlockedCompareExchange(&dev->pdev->dpc_lock, 1, 0));
292                         
293                         KeInsertQueueDpc(&priv->eq_table.eq[i].dpc, NULL, NULL);
294                         InterlockedCompareExchange(&dev->pdev->dpc_lock, 0, 1);
295                 }
296                 else {
297                         /* re-arm the EQ for a case when interrupt comes before EQE
298                         and we didn't scheduled the DPC */
299                         eq_set_ci(&priv->eq_table.eq[i], 1);
300                 }
301         }
302
303         return (BOOLEAN)work;
304 }
305
306 #ifdef CONFIG_PCI_MSI
307
308 /* not ported yet */
309 static irqreturn_t mlx4_msi_x_interrupt(int irq, void *eq_ptr)
310 {
311         struct mlx4_eq  *eq  = eq_ptr;
312         struct mlx4_dev *dev = eq->dev;
313
314         mlx4_eq_int(dev, eq);
315
316         /* MSI-X vectors always belong to us */
317         return IRQ_HANDLED;
318 }
319
320 #endif
321
322 static int mlx4_MAP_EQ(struct mlx4_dev *dev, u64 event_mask, int unmap,
323                         int eq_num)
324 {
325         return mlx4_cmd(dev, event_mask, (unmap << 31) | eq_num,
326                         0, MLX4_CMD_MAP_EQ, MLX4_CMD_TIME_CLASS_B);
327 }
328
329 static int mlx4_SW2HW_EQ(struct mlx4_dev *dev, struct mlx4_cmd_mailbox *mailbox,
330                          int eq_num)
331 {
332         return mlx4_cmd(dev, mailbox->dma.da, eq_num, 0, MLX4_CMD_SW2HW_EQ,
333                         MLX4_CMD_TIME_CLASS_A);
334 }
335
336 static int mlx4_HW2SW_EQ(struct mlx4_dev *dev, struct mlx4_cmd_mailbox *mailbox,
337                          int eq_num)
338 {
339         return mlx4_cmd_box(dev, 0, mailbox->dma.da, eq_num, 0, MLX4_CMD_HW2SW_EQ,
340                             MLX4_CMD_TIME_CLASS_A);
341 }
342
343 static void __iomem *mlx4_get_eq_uar(struct mlx4_dev *dev, struct mlx4_eq *eq)
344 {
345         struct mlx4_priv *priv = mlx4_priv(dev);
346         int index;
347
348         index = eq->eqn / 4 - dev->caps.reserved_eqs / 4;
349
350         if (!priv->eq_table.uar_map[index]) {
351                 priv->eq_table.uar_map[index] =
352                         ioremap(pci_resource_start(dev->pdev, 2) +
353                                 ((eq->eqn / 4) << PAGE_SHIFT),
354                                 PAGE_SIZE);
355                 if (!priv->eq_table.uar_map[index]) {
356                         mlx4_err(dev, "Couldn't map EQ doorbell for EQN 0x%06x\n",
357                                  eq->eqn);
358                         return NULL;
359                 }
360         }
361
362         return priv->eq_table.uar_map[index] + 0x800 + 8 * (eq->eqn % 4);
363 }
364
365 static int mlx4_create_eq(struct mlx4_dev *dev, int nent,
366                           u8 intr, struct mlx4_eq *eq)
367 {
368         struct mlx4_priv *priv = mlx4_priv(dev);
369         struct mlx4_cmd_mailbox *mailbox;
370         struct mlx4_eq_context *eq_context;
371         int npages;
372         u64 *dma_list = NULL;
373         dma_addr_t t;
374         u64 mtt_addr;
375         int err = -ENOMEM;
376         int i;
377
378         eq->dev   = dev;
379         eq->nent  = roundup_pow_of_two(max(nent, 2));
380         npages = (int)(NEXT_PAGE_ALIGN(eq->nent * MLX4_EQ_ENTRY_SIZE) / PAGE_SIZE);
381
382         eq->page_list = kmalloc(npages * sizeof *eq->page_list,
383                                 GFP_KERNEL);
384         if (!eq->page_list)
385                 goto err_out;
386
387         for (i = 0; i < npages; ++i)
388                 eq->page_list[i].buf = NULL;
389
390         dma_list = kmalloc(npages * sizeof *dma_list, GFP_KERNEL);
391         if (!dma_list)
392                 goto err_out_free;
393
394         mailbox = mlx4_alloc_cmd_mailbox(dev);
395         if (IS_ERR(mailbox))
396                 goto err_out_free;
397         eq_context = (struct mlx4_eq_context *)mailbox->buf;
398
399         for (i = 0; i < npages; ++i) {
400                 eq->page_list[i].buf = dma_alloc_coherent(&dev->pdev->dev,
401                                                           PAGE_SIZE, &t, GFP_KERNEL);
402                 if (!eq->page_list[i].buf)
403                         goto err_out_free_pages;
404
405                 dma_list[i] = t.da;
406                 eq->page_list[i].map = t;
407
408                 memset(eq->page_list[i].buf, 0, PAGE_SIZE);
409         }
410
411         eq->eqn = mlx4_bitmap_alloc(&priv->eq_table.bitmap);
412         if (eq->eqn == -1)
413                 goto err_out_free_pages;
414
415         eq->doorbell = mlx4_get_eq_uar(dev, eq);
416         if (!eq->doorbell) {
417                 err = -ENOMEM;
418                 goto err_out_free_eq;
419         }
420
421         err = mlx4_mtt_init(dev, npages, PAGE_SHIFT, &eq->mtt);
422         if (err)
423                 goto err_out_free_eq;
424
425         err = mlx4_write_mtt(dev, &eq->mtt, 0, npages, dma_list);
426         if (err)
427                 goto err_out_free_mtt;
428
429         memset(eq_context, 0, sizeof *eq_context);
430         eq_context->flags         = cpu_to_be32(MLX4_EQ_STATUS_OK   |
431                                                 MLX4_EQ_STATE_ARMED);
432         eq_context->log_eq_size   = (u8)ilog2(eq->nent);
433         eq_context->intr          = intr;
434         eq_context->log_page_size = PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT;
435
436         mtt_addr = mlx4_mtt_addr(dev, &eq->mtt);
437         eq_context->mtt_base_addr_h = (u8)(mtt_addr >> 32);
438         eq_context->mtt_base_addr_l = cpu_to_be32(mtt_addr & 0xffffffff);
439
440         err = mlx4_SW2HW_EQ(dev, mailbox, eq->eqn);
441         if (err) {
442                 mlx4_warn(dev, "SW2HW_EQ failed (%d)\n", err);
443                 goto err_out_free_mtt;
444         }
445
446         kfree(dma_list);
447         mlx4_free_cmd_mailbox(dev, mailbox);
448
449         eq->cons_index = 0;
450
451         return err;
452
453 err_out_free_mtt:
454         mlx4_mtt_cleanup(dev, &eq->mtt);
455
456 err_out_free_eq:
457         mlx4_bitmap_free(&priv->eq_table.bitmap, eq->eqn);
458
459 err_out_free_pages:
460         for (i = 0; i < npages; ++i)
461                 if (eq->page_list[i].buf)
462                         dma_free_coherent(&dev->pdev->dev, PAGE_SIZE,
463                                           eq->page_list[i].buf,
464                                           eq->page_list[i].map);
465
466         mlx4_free_cmd_mailbox(dev, mailbox);
467
468 err_out_free:
469         kfree(eq->page_list);
470         kfree(dma_list);
471
472 err_out:
473         return err;
474 }
475
476 static void mlx4_free_eq(struct mlx4_dev *dev,
477                          struct mlx4_eq *eq)
478 {
479         struct mlx4_priv *priv = mlx4_priv(dev);
480         struct mlx4_cmd_mailbox *mailbox;
481         int err;
482         int npages = (int)(NEXT_PAGE_ALIGN(MLX4_EQ_ENTRY_SIZE * eq->nent) / PAGE_SIZE);
483         int i;
484
485         mailbox = mlx4_alloc_cmd_mailbox(dev);
486         if (IS_ERR(mailbox))
487                 return;
488
489         err = mlx4_HW2SW_EQ(dev, mailbox, eq->eqn);
490         if (err)
491                 mlx4_warn(dev, "HW2SW_EQ failed (%d)\n", err);
492
493 #if 0
494         {
495                 mlx4_dbg(dev, "Dumping EQ context %02x:\n", eq->eqn);
496                 for (i = 0; i < sizeof (struct mlx4_eq_context) / 4; ++i) {
497                         if (i % 4 == 0)
498                                 printk("[%02x] ", i * 4);
499                         printk(" %08x", be32_to_cpup(mailbox->buf + i * 4));
500                         if ((i + 1) % 4 == 0)
501                                 printk("\n");
502                 }
503         }
504 #endif  
505
506         mlx4_mtt_cleanup(dev, &eq->mtt);
507         for (i = 0; i < npages; ++i)
508                 pci_free_consistent(dev->pdev, PAGE_SIZE,
509                                     eq->page_list[i].buf,
510                                     eq->page_list[i].map);
511
512         kfree(eq->page_list);
513         mlx4_bitmap_free(&priv->eq_table.bitmap, eq->eqn);
514         mlx4_free_cmd_mailbox(dev, mailbox);
515 }
516
517 static void mlx4_free_irqs(struct mlx4_dev *dev)
518 {
519         struct mlx4_eq_table *eq_table = &mlx4_priv(dev)->eq_table;
520
521         if (eq_table->have_irq)
522                 free_irq(dev->pdev->int_obj);
523
524 #ifdef CONFIG_PCI_MSI
525         {
526                 int i;
527                 for (i = 0; i < MLX4_NUM_EQ; ++i)
528                         if (eq_table->eq[i].have_irq)
529                                 free_irq(eq_table->eq[i].irq, eq_table->eq + i);
530         }
531 #endif          
532 }
533
534 static int mlx4_map_clr_int(struct mlx4_dev *dev)
535 {
536         struct mlx4_priv *priv = mlx4_priv(dev);
537
538         priv->clr_base = ioremap(pci_resource_start(dev->pdev, priv->fw.clr_int_bar) +
539                                  priv->fw.clr_int_base, MLX4_CLR_INT_SIZE);
540         if (!priv->clr_base) {
541                 mlx4_err(dev, "Couldn't map interrupt clear register, aborting.\n");
542                 return -ENOMEM;
543         }
544
545         return 0;
546 }
547
548 static void mlx4_unmap_clr_int(struct mlx4_dev *dev)
549 {
550         struct mlx4_priv *priv = mlx4_priv(dev);
551
552         iounmap(priv->clr_base, MLX4_CLR_INT_SIZE);
553 }
554
555 int mlx4_map_eq_icm(struct mlx4_dev *dev, u64 icm_virt)
556 {
557         struct mlx4_priv *priv = mlx4_priv(dev);
558         int ret;
559
560         /*
561          * We assume that mapping one page is enough for the whole EQ
562          * context table.  This is fine with all current HCAs, because
563          * we only use 32 EQs and each EQ uses 64 bytes of context
564          * memory, or 1 KB total.
565          */
566         priv->eq_table.icm_virt = icm_virt;
567         priv->eq_table.icm_page = alloc_page(dev->pdev, GFP_HIGHUSER);
568         if (!priv->eq_table.icm_page.da)
569                 return -ENOMEM;
570         priv->eq_table.icm_dma  = pci_map_page(dev->pdev, priv->eq_table.icm_page, 0,
571                                                PAGE_SIZE, PCI_DMA_BIDIRECTIONAL);
572         if (pci_dma_mapping_error(priv->eq_table.icm_dma)) {
573                 __free_page(dev->pdev, priv->eq_table.icm_page);
574                 return -ENOMEM;
575         }
576
577         ret = mlx4_MAP_ICM_page(dev, priv->eq_table.icm_dma.da, icm_virt);
578         if (ret) {
579                 pci_unmap_page(dev->pdev, priv->eq_table.icm_dma, PAGE_SIZE,
580                                PCI_DMA_BIDIRECTIONAL);
581                 __free_page(dev->pdev, priv->eq_table.icm_page);
582         }
583         mlx4_dbg(dev,"mlx4_MAP_ICM_page: dma %#I64x, icm_virt %#I64x\n", priv->eq_table.icm_dma.da, icm_virt);
584
585         return ret;
586 }
587
588 void mlx4_unmap_eq_icm(struct mlx4_dev *dev)
589 {
590         struct mlx4_priv *priv = mlx4_priv(dev);
591
592         mlx4_UNMAP_ICM(dev, priv->eq_table.icm_virt, 1);
593         pci_unmap_page(dev->pdev, priv->eq_table.icm_dma, PAGE_SIZE,
594                        PCI_DMA_BIDIRECTIONAL);
595         __free_page(dev->pdev, priv->eq_table.icm_page);
596 }
597
598 int mlx4_init_eq_table(struct mlx4_dev *dev)
599 {
600         struct mlx4_priv *priv = mlx4_priv(dev);
601         int err;
602         int i;
603
604         err = mlx4_bitmap_init(&priv->eq_table.bitmap, dev->caps.num_eqs,
605                                dev->caps.num_eqs - 1, dev->caps.reserved_eqs);
606         if (err)
607                 return err;
608
609         for (i = 0; i < ARRAY_SIZE(priv->eq_table.uar_map); ++i)
610                 priv->eq_table.uar_map[i] = NULL;
611
612         err = mlx4_map_clr_int(dev);
613         if (err)
614                 goto err_out_free;
615
616         priv->eq_table.clr_mask =
617                 swab32(1 << (priv->eq_table.inta_pin & 31));
618         priv->eq_table.clr_int  = priv->clr_base +
619                 (priv->eq_table.inta_pin < 32 ? 4 : 0);
620
621         err = mlx4_create_eq(dev, dev->caps.num_cqs + MLX4_NUM_SPARE_EQE,
622                              (dev->flags & MLX4_FLAG_MSI_X) ? MLX4_EQ_COMP : 0,
623                              &priv->eq_table.eq[MLX4_EQ_COMP]);
624         if (err)
625                 goto err_out_unmap;
626
627         err = mlx4_create_eq(dev, MLX4_NUM_ASYNC_EQE + MLX4_NUM_SPARE_EQE,
628                              (dev->flags & MLX4_FLAG_MSI_X) ? MLX4_EQ_ASYNC : 0,
629                              &priv->eq_table.eq[MLX4_EQ_ASYNC]);
630         if (err)
631                 goto err_out_comp;
632
633 #ifdef CONFIG_PCI_MSI
634         if (dev->flags & MLX4_FLAG_MSI_X) {
635                 static const char *eq_name[] = {
636                         [MLX4_EQ_COMP]  = DRV_NAME " (comp)",
637                         [MLX4_EQ_ASYNC] = DRV_NAME " (async)"
638                 };
639
640                 for (i = 0; i < MLX4_NUM_EQ; ++i) {
641                         err = request_irq(priv->eq_table.eq[i].irq,
642                                           mlx4_msi_x_interrupt,
643                                           priv->eq_table.eq + i, eq_name[i], );
644                         if (err)
645                                 goto err_out_async;
646
647                         priv->eq_table.eq[i].have_irq = 1;
648                 }
649
650         } else 
651 #endif
652         {
653 #ifdef USE_WDM_INTERRUPTS
654         err = request_irq( dev, 
655                 dev->pdev->int_info.u.Interrupt.Vector,
656                 mlx4_interrupt, dev, 
657                 mlx4_dpc, &priv->eq_table.eq[0],
658                 &dev->pdev->int_obj );
659         if (err)
660                 goto err_out_async;
661 #else
662                 dev->pdev->dpc_lock = 0;
663                 for (i = 0; i < MLX4_NUM_EQ; ++i) {
664                         struct mlx4_eq * eq = &priv->eq_table.eq[i];
665                         spin_lock_init( &eq->lock );    
666                         eq->isr = mlx4_interrupt;
667                         eq->ctx = dev;
668                         KeInitializeDpc( &eq->dpc, mlx4_dpc, eq);
669                         eq->eq_ix = i;
670                 }
671 #endif          
672                 priv->eq_table.have_irq = 1;
673         }
674
675         err = mlx4_MAP_EQ(dev, MLX4_ASYNC_EVENT_MASK, 0,
676                           priv->eq_table.eq[MLX4_EQ_ASYNC].eqn);
677         if (err)
678                 mlx4_warn(dev, "MAP_EQ for async EQ %d failed (%d)\n",
679                            priv->eq_table.eq[MLX4_EQ_ASYNC].eqn, err);
680
681         for (i = 0; i < MLX4_NUM_EQ; ++i)
682                 eq_set_ci(&priv->eq_table.eq[i], 1);
683
684         return 0;
685
686 #ifdef USE_WDM_INTERRUPTS
687 err_out_async:
688         mlx4_free_eq(dev, &priv->eq_table.eq[MLX4_EQ_ASYNC]);
689 #endif
690
691 err_out_comp:
692         mlx4_free_eq(dev, &priv->eq_table.eq[MLX4_EQ_COMP]);
693
694 err_out_unmap:
695         mlx4_unmap_clr_int(dev);
696         mlx4_free_irqs(dev);
697
698 err_out_free:
699         mlx4_bitmap_cleanup(&priv->eq_table.bitmap);
700         return err;
701 }
702
703 void mlx4_cleanup_eq_table(struct mlx4_dev *dev)
704 {
705         struct mlx4_priv *priv = mlx4_priv(dev);
706         int i;
707
708         mlx4_MAP_EQ(dev, MLX4_ASYNC_EVENT_MASK, 1,
709                     priv->eq_table.eq[MLX4_EQ_ASYNC].eqn);
710
711         mlx4_free_irqs(dev);
712
713         for (i = 0; i < MLX4_NUM_EQ; ++i)
714                 mlx4_free_eq(dev, &priv->eq_table.eq[i]);
715
716         mlx4_unmap_clr_int(dev);
717
718         for (i = 0; i < ARRAY_SIZE(priv->eq_table.uar_map); ++i)
719                 if (priv->eq_table.uar_map[i])
720                         iounmap(priv->eq_table.uar_map[i],PAGE_SIZE);
721
722         mlx4_bitmap_cleanup(&priv->eq_table.bitmap);
723 }