[mlx4] Stop DPC from running for ever (mlnx: 2642)
[mirror/winof/.git] / hw / mlx4 / kernel / bus / net / eq.c
1 /*
2  * Copyright (c) 2005 Mellanox Technologies. All rights reserved.
3  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc. All rights reserved.
4  *
5  * This software is available to you under a choice of one of two
6  * licenses.  You may choose to be licensed under the terms of the GNU
7  * General Public License (GPL) Version 2, available from the file
8  * COPYING in the main directory of this source tree, or the
9  * OpenIB.org BSD license below:
10  *
11  *     Redistribution and use in source and binary forms, with or
12  *     without modification, are permitted provided that the following
13  *     conditions are met:
14  *
15  *      - Redistributions of source code must retain the above
16  *        copyright notice, this list of conditions and the following
17  *        disclaimer.
18  *
19  *      - Redistributions in binary form must reproduce the above
20  *        copyright notice, this list of conditions and the following
21  *        disclaimer in the documentation and/or other materials
22  *        provided with the distribution.
23  *
24  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
25  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
26  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
27  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
28  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
29  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
30  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
31  * SOFTWARE.
32  */
33
34 #include "mlx4.h"
35 #include "cmd.h"
36 #include "fw.h"
37
38 enum {
39         MLX4_NUM_ASYNC_EQE      = 0x100,
40         MLX4_NUM_SPARE_EQE      = 0x80,
41         MLX4_EQ_ENTRY_SIZE      = 0x20
42 };
43
44 /*
45  * Must be packed because start is 64 bits but only aligned to 32 bits.
46  */
47 struct mlx4_eq_context {
48         __be32                  flags;
49         u16                     reserved1[3];
50         __be16                  page_offset;
51         u8                      log_eq_size;
52         u8                      reserved2[4];
53         u8                      eq_period;
54         u8                      reserved3;
55         u8                      eq_max_count;
56         u8                      reserved4[3];
57         u8                      intr;
58         u8                      log_page_size;
59         u8                      reserved5[2];
60         u8                      mtt_base_addr_h;
61         __be32                  mtt_base_addr_l;
62         u32                     reserved6[2];
63         __be32                  consumer_index;
64         __be32                  producer_index;
65         u32                     reserved7[4];
66 };
67
68 #define MLX4_EQ_STATUS_OK          ( 0 << 28)
69 #define MLX4_EQ_STATUS_WRITE_FAIL  (10 << 28)
70 #define MLX4_EQ_OWNER_SW           ( 0 << 24)
71 #define MLX4_EQ_OWNER_HW           ( 1 << 24)
72 #define MLX4_EQ_FLAG_EC            ( 1 << 18)
73 #define MLX4_EQ_FLAG_OI            ( 1 << 17)
74 #define MLX4_EQ_STATE_ARMED        ( 9 <<  8)
75 #define MLX4_EQ_STATE_FIRED        (10 <<  8)
76 #define MLX4_EQ_STATE_ALWAYS_ARMED (11 <<  8)
77
78 #define MLX4_ASYNC_EVENT_MASK ((1ull << MLX4_EVENT_TYPE_PATH_MIG)           | \
79                                (1ull << MLX4_EVENT_TYPE_COMM_EST)           | \
80                                (1ull << MLX4_EVENT_TYPE_SQ_DRAINED)         | \
81                                (1ull << MLX4_EVENT_TYPE_CQ_ERROR)           | \
82                                (1ull << MLX4_EVENT_TYPE_WQ_CATAS_ERROR)     | \
83                                (1ull << MLX4_EVENT_TYPE_EEC_CATAS_ERROR)    | \
84                                (1ull << MLX4_EVENT_TYPE_PATH_MIG_FAILED)    | \
85                                (1ull << MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR) | \
86                                (1ull << MLX4_EVENT_TYPE_WQ_ACCESS_ERROR)    | \
87                                (1ull << MLX4_EVENT_TYPE_PORT_CHANGE)        | \
88                                (1ull << MLX4_EVENT_TYPE_ECC_DETECT)         | \
89                                (1ull << MLX4_EVENT_TYPE_SRQ_CATAS_ERROR)    | \
90                                (1ull << MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE)    | \
91                                (1ull << MLX4_EVENT_TYPE_SRQ_LIMIT)          | \
92                                (1ull << MLX4_EVENT_TYPE_CMD))
93
94 #pragma pack(push,1)
95 struct mlx4_eqe {
96         u8                      reserved1;
97         u8                      type;
98         u8                      reserved2;
99         u8                      subtype;
100         union {
101                 u32             raw[6];
102                 struct {
103                         __be32  cqn;
104                 } __attribute__((packed)) comp;
105                 struct {
106                         u16     reserved1;
107                         __be16  token;
108                         u32     reserved2;
109                         u8      reserved3[3];
110                         u8      status;
111                         __be64  out_param;
112                 } __attribute__((packed)) cmd;
113                 struct {
114                         __be32  qpn;
115                 } __attribute__((packed)) qp;
116                 struct {
117                         __be32  srqn;
118                 } __attribute__((packed)) srq;
119                 struct {
120                         __be32  cqn;
121                         u32     reserved1;
122                         u8      reserved2[3];
123                         u8      syndrome;
124                 } __attribute__((packed)) cq_err;
125                 struct {
126                         u32     reserved1[2];
127                         __be32  port;
128                 } __attribute__((packed)) port_change;
129         }                       event;
130         u8                      reserved3[3];
131         u8                      owner;
132 } __attribute__((packed));
133 #pragma pack(pop)
134
135 static void eq_set_ci(struct mlx4_eq *eq, int req_not)
136 {
137         __raw_writel((__force u32) cpu_to_be32((eq->cons_index & 0xffffff) |
138                                                req_not << 31),
139                      eq->doorbell);
140         /* We still want ordering, just not swabbing, so add a barrier */
141         mb();
142 }
143
144 static struct mlx4_eqe *get_eqe(struct mlx4_eq *eq, u32 entry)
145 {
146         unsigned long off = (entry & (eq->nent - 1)) * MLX4_EQ_ENTRY_SIZE;
147         return (struct mlx4_eqe *)(eq->page_list[off / PAGE_SIZE].buf + off % PAGE_SIZE);
148 }
149
150 static struct mlx4_eqe *next_eqe_sw(struct mlx4_eq *eq)
151 {
152         struct mlx4_eqe *eqe = get_eqe(eq, eq->cons_index);
153         return !!(eqe->owner & 0x80) ^ !!(eq->cons_index & eq->nent) ? NULL : eqe;
154 }
155
156 #pragma warning( disable : 4706)
157 static int mlx4_eq_int(struct mlx4_dev *dev, struct mlx4_eq *eq)
158 {
159         struct mlx4_eqe *eqe;
160         int cqn;
161         int eqes_found = 0;
162         int set_ci = 0;
163         static const uint32_t cDpcMaxTime = 10000; //max time to spend in a while loop
164                 
165     uint64_t start = cl_get_time_stamp();
166
167         while ((eqe = next_eqe_sw(eq))) {
168                 /*
169                  * Make sure we read EQ entry contents after we've
170                  * checked the ownership bit.
171                  */
172                 rmb();
173
174                 switch (eqe->type) {
175                 case MLX4_EVENT_TYPE_COMP:
176                         cqn = be32_to_cpu(eqe->event.comp.cqn) & 0xffffff;
177                         mlx4_cq_completion(dev, cqn);
178                         break;
179
180                 case MLX4_EVENT_TYPE_PATH_MIG:
181                 case MLX4_EVENT_TYPE_COMM_EST:
182                 case MLX4_EVENT_TYPE_SQ_DRAINED:
183                 case MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE:
184                 case MLX4_EVENT_TYPE_WQ_CATAS_ERROR:
185                 case MLX4_EVENT_TYPE_PATH_MIG_FAILED:
186                 case MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR:
187                 case MLX4_EVENT_TYPE_WQ_ACCESS_ERROR:
188                         mlx4_qp_event(dev, be32_to_cpu(eqe->event.qp.qpn) & 0xffffff,
189                                       eqe->type);
190                         break;
191
192                 case MLX4_EVENT_TYPE_SRQ_LIMIT:
193                 case MLX4_EVENT_TYPE_SRQ_CATAS_ERROR:
194                         mlx4_srq_event(dev, be32_to_cpu(eqe->event.srq.srqn) & 0xffffff,
195                                       eqe->type);
196                         break;
197
198                 case MLX4_EVENT_TYPE_CMD:
199                         mlx4_cmd_event(dev,
200                                        be16_to_cpu(eqe->event.cmd.token),
201                                        eqe->event.cmd.status,
202                                        be64_to_cpu(eqe->event.cmd.out_param));
203                         break;
204
205                 case MLX4_EVENT_TYPE_PORT_CHANGE:
206                         mlx4_dispatch_event(dev, eqe->type, eqe->subtype,
207                                             be32_to_cpu(eqe->event.port_change.port) >> 28);
208                         break;
209
210                 case MLX4_EVENT_TYPE_CQ_ERROR:
211                         mlx4_warn(dev, "CQ %s on CQN %06x\n",
212                                   eqe->event.cq_err.syndrome == 1 ?
213                                   "overrun" : "access violation",
214                                   be32_to_cpu(eqe->event.cq_err.cqn) & 0xffffff);
215                         mlx4_cq_event(dev, be32_to_cpu(eqe->event.cq_err.cqn),
216                                       eqe->type);
217                         break;
218
219                 case MLX4_EVENT_TYPE_EQ_OVERFLOW:
220                         mlx4_warn(dev, "EQ overrun on EQN %d\n", eq->eqn);
221                         break;
222
223                 case MLX4_EVENT_TYPE_EEC_CATAS_ERROR:
224                 case MLX4_EVENT_TYPE_ECC_DETECT:
225                 default:
226                         mlx4_warn(dev, "Unhandled event %02x(%02x) on EQ %d at index %u\n",
227                                   eqe->type, eqe->subtype, eq->eqn, eq->cons_index);
228                         
229                         break;
230                 };
231
232                 ++eq->cons_index;
233                 eqes_found = 1;
234                 ++set_ci;
235
236                 /*
237                  * The HCA will think the queue has overflowed if we
238                  * don't tell it we've been processing events.  We
239                  * create our EQs with MLX4_NUM_SPARE_EQE extra
240                  * entries, so we must update our consumer index at
241                  * least that often.
242                  */
243                 if (unlikely(set_ci >= MLX4_NUM_SPARE_EQE)) {
244                         /*
245                          * Conditional on hca_type is OK here because
246                          * this is a rare case, not the fast path.
247                          */
248                         eq_set_ci(eq, 0);
249                         set_ci = 0;
250                 }
251                 
252                 if (cl_get_time_stamp() - start > cDpcMaxTime ) {
253                         break; //allow other DPCs as well
254                 }
255         }
256
257         eq_set_ci(eq, 1);
258
259         return eqes_found;
260 }
261 #pragma warning(disable:4706)
262
263 static void mlx4_dpc( PRKDPC dpc, 
264         PVOID ctx, PVOID arg1, PVOID arg2 )
265 {
266         struct mlx4_eq *eq  = ctx;
267
268         UNREFERENCED_PARAMETER(dpc);
269         UNREFERENCED_PARAMETER(arg1);
270         UNREFERENCED_PARAMETER(arg2);
271
272         spin_lock_dpc(&eq->lock);
273         mlx4_eq_int(eq->dev, eq);
274         spin_unlock_dpc(&eq->lock);
275 }
276
277 static BOOLEAN mlx4_interrupt(
278         IN struct _KINTERRUPT *Interrupt,
279         IN PVOID ServiceContext
280         )
281 {
282         struct mlx4_dev *dev = ServiceContext;
283         struct mlx4_priv *priv = mlx4_priv(dev);
284         int work = 0;
285         int i;
286
287         UNUSED_PARAM(Interrupt);
288         
289         writel(priv->eq_table.clr_mask, priv->eq_table.clr_int);
290
291         for (i = 0; i < MLX4_NUM_EQ; ++i) {
292                 if ( next_eqe_sw(&priv->eq_table.eq[i]) ) {
293                         work = 1;
294                         /* another interrupt may happen instantly after writel above.
295                         If it comes to another processor, mlx4_interrupt will be called
296                         and try to schedule the same DPC. So we protect KeInsertQueueDpc
297                         from that race */
298                         
299                         while(InterlockedCompareExchange(&dev->pdev->dpc_lock, 1, 0));
300                         
301                         KeInsertQueueDpc(&priv->eq_table.eq[i].dpc, NULL, NULL);
302                         InterlockedCompareExchange(&dev->pdev->dpc_lock, 0, 1);
303                 }
304                 else {
305                         /* re-arm the EQ for a case when interrupt comes before EQE
306                         and we didn't scheduled the DPC */
307                         eq_set_ci(&priv->eq_table.eq[i], 1);
308                 }
309         }
310
311         return (BOOLEAN)work;
312 }
313
314 #ifdef CONFIG_PCI_MSI
315
316 /* not ported yet */
317 static irqreturn_t mlx4_msi_x_interrupt(int irq, void *eq_ptr)
318 {
319         struct mlx4_eq  *eq  = eq_ptr;
320         struct mlx4_dev *dev = eq->dev;
321
322         mlx4_eq_int(dev, eq);
323
324         /* MSI-X vectors always belong to us */
325         return IRQ_HANDLED;
326 }
327
328 #endif
329
330 static int mlx4_MAP_EQ(struct mlx4_dev *dev, u64 event_mask, int unmap,
331                         int eq_num)
332 {
333         return mlx4_cmd(dev, event_mask, (unmap << 31) | eq_num,
334                         0, MLX4_CMD_MAP_EQ, MLX4_CMD_TIME_CLASS_B);
335 }
336
337 static int mlx4_SW2HW_EQ(struct mlx4_dev *dev, struct mlx4_cmd_mailbox *mailbox,
338                          int eq_num)
339 {
340         return mlx4_cmd(dev, mailbox->dma.da, eq_num, 0, MLX4_CMD_SW2HW_EQ,
341                         MLX4_CMD_TIME_CLASS_A);
342 }
343
344 static int mlx4_HW2SW_EQ(struct mlx4_dev *dev, struct mlx4_cmd_mailbox *mailbox,
345                          int eq_num)
346 {
347         return mlx4_cmd_box(dev, 0, mailbox->dma.da, eq_num, 0, MLX4_CMD_HW2SW_EQ,
348                             MLX4_CMD_TIME_CLASS_A);
349 }
350
351 static void __iomem *mlx4_get_eq_uar(struct mlx4_dev *dev, struct mlx4_eq *eq)
352 {
353         struct mlx4_priv *priv = mlx4_priv(dev);
354         int index;
355
356         index = eq->eqn / 4 - dev->caps.reserved_eqs / 4;
357
358         if (!priv->eq_table.uar_map[index]) {
359                 priv->eq_table.uar_map[index] =
360                         ioremap(pci_resource_start(dev->pdev, 2) +
361                                 ((eq->eqn / 4) << PAGE_SHIFT),
362                                 PAGE_SIZE);
363                 if (!priv->eq_table.uar_map[index]) {
364                         mlx4_err(dev, "Couldn't map EQ doorbell for EQN 0x%06x\n",
365                                  eq->eqn);
366                         return NULL;
367                 }
368         }
369
370         return priv->eq_table.uar_map[index] + 0x800 + 8 * (eq->eqn % 4);
371 }
372
373 static int mlx4_create_eq(struct mlx4_dev *dev, int nent,
374                           u8 intr, struct mlx4_eq *eq)
375 {
376         struct mlx4_priv *priv = mlx4_priv(dev);
377         struct mlx4_cmd_mailbox *mailbox;
378         struct mlx4_eq_context *eq_context;
379         int npages;
380         u64 *dma_list = NULL;
381         dma_addr_t t;
382         u64 mtt_addr;
383         int err = -ENOMEM;
384         int i;
385
386         eq->dev   = dev;
387         eq->nent  = roundup_pow_of_two(max(nent, 2));
388         npages = (int)(NEXT_PAGE_ALIGN(eq->nent * MLX4_EQ_ENTRY_SIZE) / PAGE_SIZE);
389
390         eq->page_list = kmalloc(npages * sizeof *eq->page_list,
391                                 GFP_KERNEL);
392         if (!eq->page_list)
393                 goto err_out;
394
395         for (i = 0; i < npages; ++i)
396                 eq->page_list[i].buf = NULL;
397
398         dma_list = kmalloc(npages * sizeof *dma_list, GFP_KERNEL);
399         if (!dma_list)
400                 goto err_out_free;
401
402         mailbox = mlx4_alloc_cmd_mailbox(dev);
403         if (IS_ERR(mailbox))
404                 goto err_out_free;
405         eq_context = (struct mlx4_eq_context *)mailbox->buf;
406
407         for (i = 0; i < npages; ++i) {
408                 eq->page_list[i].buf = dma_alloc_coherent(&dev->pdev->dev,
409                                                           PAGE_SIZE, &t, GFP_KERNEL);
410                 if (!eq->page_list[i].buf)
411                         goto err_out_free_pages;
412
413                 dma_list[i] = t.da;
414                 eq->page_list[i].map = t;
415
416                 memset(eq->page_list[i].buf, 0, PAGE_SIZE);
417         }
418
419         eq->eqn = mlx4_bitmap_alloc(&priv->eq_table.bitmap);
420         if (eq->eqn == -1)
421                 goto err_out_free_pages;
422
423         eq->doorbell = mlx4_get_eq_uar(dev, eq);
424         if (!eq->doorbell) {
425                 err = -ENOMEM;
426                 goto err_out_free_eq;
427         }
428
429         err = mlx4_mtt_init(dev, npages, PAGE_SHIFT, &eq->mtt);
430         if (err)
431                 goto err_out_free_eq;
432
433         err = mlx4_write_mtt(dev, &eq->mtt, 0, npages, dma_list);
434         if (err)
435                 goto err_out_free_mtt;
436
437         memset(eq_context, 0, sizeof *eq_context);
438         eq_context->flags         = cpu_to_be32(MLX4_EQ_STATUS_OK   |
439                                                 MLX4_EQ_STATE_ARMED);
440         eq_context->log_eq_size   = (u8)ilog2(eq->nent);
441         eq_context->intr          = intr;
442         eq_context->log_page_size = PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT;
443
444         mtt_addr = mlx4_mtt_addr(dev, &eq->mtt);
445         eq_context->mtt_base_addr_h = (u8)(mtt_addr >> 32);
446         eq_context->mtt_base_addr_l = cpu_to_be32(mtt_addr & 0xffffffff);
447
448         err = mlx4_SW2HW_EQ(dev, mailbox, eq->eqn);
449         if (err) {
450                 mlx4_warn(dev, "SW2HW_EQ failed (%d)\n", err);
451                 goto err_out_free_mtt;
452         }
453
454         kfree(dma_list);
455         mlx4_free_cmd_mailbox(dev, mailbox);
456
457         eq->cons_index = 0;
458
459         return err;
460
461 err_out_free_mtt:
462         mlx4_mtt_cleanup(dev, &eq->mtt);
463
464 err_out_free_eq:
465         mlx4_bitmap_free(&priv->eq_table.bitmap, eq->eqn);
466
467 err_out_free_pages:
468         for (i = 0; i < npages; ++i)
469                 if (eq->page_list[i].buf)
470                         dma_free_coherent(&dev->pdev->dev, PAGE_SIZE,
471                                           eq->page_list[i].buf,
472                                           eq->page_list[i].map);
473
474         mlx4_free_cmd_mailbox(dev, mailbox);
475
476 err_out_free:
477         kfree(eq->page_list);
478         kfree(dma_list);
479
480 err_out:
481         return err;
482 }
483
484 static void mlx4_free_eq(struct mlx4_dev *dev,
485                          struct mlx4_eq *eq)
486 {
487         struct mlx4_priv *priv = mlx4_priv(dev);
488         struct mlx4_cmd_mailbox *mailbox;
489         int err;
490         int npages = (int)(NEXT_PAGE_ALIGN(MLX4_EQ_ENTRY_SIZE * eq->nent) / PAGE_SIZE);
491         int i;
492
493         mailbox = mlx4_alloc_cmd_mailbox(dev);
494         if (IS_ERR(mailbox))
495                 return;
496
497         err = mlx4_HW2SW_EQ(dev, mailbox, eq->eqn);
498         if (err)
499                 mlx4_warn(dev, "HW2SW_EQ failed (%d)\n", err);
500
501 #if 0
502         {
503                 mlx4_dbg(dev, "Dumping EQ context %02x:\n", eq->eqn);
504                 for (i = 0; i < sizeof (struct mlx4_eq_context) / 4; ++i) {
505                         if (i % 4 == 0)
506                                 printk("[%02x] ", i * 4);
507                         printk(" %08x", be32_to_cpup(mailbox->buf + i * 4));
508                         if ((i + 1) % 4 == 0)
509                                 printk("\n");
510                 }
511         }
512 #endif  
513
514         mlx4_mtt_cleanup(dev, &eq->mtt);
515         for (i = 0; i < npages; ++i)
516                 pci_free_consistent(dev->pdev, PAGE_SIZE,
517                                     eq->page_list[i].buf,
518                                     eq->page_list[i].map);
519
520         kfree(eq->page_list);
521         mlx4_bitmap_free(&priv->eq_table.bitmap, eq->eqn);
522         mlx4_free_cmd_mailbox(dev, mailbox);
523 }
524
525 static void mlx4_free_irqs(struct mlx4_dev *dev)
526 {
527         struct mlx4_eq_table *eq_table = &mlx4_priv(dev)->eq_table;
528
529         if (eq_table->have_irq)
530                 free_irq(dev->pdev->int_obj);
531
532 #ifdef CONFIG_PCI_MSI
533         {
534                 int i;
535                 for (i = 0; i < MLX4_NUM_EQ; ++i)
536                         if (eq_table->eq[i].have_irq)
537                                 free_irq(eq_table->eq[i].irq, eq_table->eq + i);
538         }
539 #endif          
540 }
541
542 static int mlx4_map_clr_int(struct mlx4_dev *dev)
543 {
544         struct mlx4_priv *priv = mlx4_priv(dev);
545
546         priv->clr_base = ioremap(pci_resource_start(dev->pdev, priv->fw.clr_int_bar) +
547                                  priv->fw.clr_int_base, MLX4_CLR_INT_SIZE);
548         if (!priv->clr_base) {
549                 mlx4_err(dev, "Couldn't map interrupt clear register, aborting.\n");
550                 return -ENOMEM;
551         }
552
553         return 0;
554 }
555
556 static void mlx4_unmap_clr_int(struct mlx4_dev *dev)
557 {
558         struct mlx4_priv *priv = mlx4_priv(dev);
559
560         iounmap(priv->clr_base, MLX4_CLR_INT_SIZE);
561 }
562
563 int mlx4_map_eq_icm(struct mlx4_dev *dev, u64 icm_virt)
564 {
565         struct mlx4_priv *priv = mlx4_priv(dev);
566         int ret;
567
568         /*
569          * We assume that mapping one page is enough for the whole EQ
570          * context table.  This is fine with all current HCAs, because
571          * we only use 32 EQs and each EQ uses 64 bytes of context
572          * memory, or 1 KB total.
573          */
574         priv->eq_table.icm_virt = icm_virt;
575         priv->eq_table.icm_page = alloc_page(dev->pdev, GFP_HIGHUSER);
576         if (!priv->eq_table.icm_page.da)
577                 return -ENOMEM;
578         priv->eq_table.icm_dma  = pci_map_page(dev->pdev, priv->eq_table.icm_page, 0,
579                                                PAGE_SIZE, PCI_DMA_BIDIRECTIONAL);
580         if (pci_dma_mapping_error(priv->eq_table.icm_dma)) {
581                 __free_page(dev->pdev, priv->eq_table.icm_page);
582                 return -ENOMEM;
583         }
584
585         ret = mlx4_MAP_ICM_page(dev, priv->eq_table.icm_dma.da, icm_virt);
586         if (ret) {
587                 pci_unmap_page(dev->pdev, priv->eq_table.icm_dma, PAGE_SIZE,
588                                PCI_DMA_BIDIRECTIONAL);
589                 __free_page(dev->pdev, priv->eq_table.icm_page);
590         }
591         mlx4_dbg(dev,"mlx4_MAP_ICM_page: dma %#I64x, icm_virt %#I64x\n", priv->eq_table.icm_dma.da, icm_virt);
592
593         return ret;
594 }
595
596 void mlx4_unmap_eq_icm(struct mlx4_dev *dev)
597 {
598         struct mlx4_priv *priv = mlx4_priv(dev);
599
600         mlx4_UNMAP_ICM(dev, priv->eq_table.icm_virt, 1);
601         pci_unmap_page(dev->pdev, priv->eq_table.icm_dma, PAGE_SIZE,
602                        PCI_DMA_BIDIRECTIONAL);
603         __free_page(dev->pdev, priv->eq_table.icm_page);
604 }
605
606 int mlx4_init_eq_table(struct mlx4_dev *dev)
607 {
608         struct mlx4_priv *priv = mlx4_priv(dev);
609         int err;
610         int i;
611
612         err = mlx4_bitmap_init(&priv->eq_table.bitmap, dev->caps.num_eqs,
613                                dev->caps.num_eqs - 1, dev->caps.reserved_eqs);
614         if (err)
615                 return err;
616
617         for (i = 0; i < ARRAY_SIZE(priv->eq_table.uar_map); ++i)
618                 priv->eq_table.uar_map[i] = NULL;
619
620         err = mlx4_map_clr_int(dev);
621         if (err)
622                 goto err_out_free;
623
624         priv->eq_table.clr_mask =
625                 swab32(1 << (priv->eq_table.inta_pin & 31));
626         priv->eq_table.clr_int  = priv->clr_base +
627                 (priv->eq_table.inta_pin < 32 ? 4 : 0);
628
629         err = mlx4_create_eq(dev, dev->caps.num_cqs + MLX4_NUM_SPARE_EQE,
630                              (dev->flags & MLX4_FLAG_MSI_X) ? MLX4_EQ_COMP : 0,
631                              &priv->eq_table.eq[MLX4_EQ_COMP]);
632         if (err)
633                 goto err_out_unmap;
634
635         err = mlx4_create_eq(dev, MLX4_NUM_ASYNC_EQE + MLX4_NUM_SPARE_EQE,
636                              (dev->flags & MLX4_FLAG_MSI_X) ? MLX4_EQ_ASYNC : 0,
637                              &priv->eq_table.eq[MLX4_EQ_ASYNC]);
638         if (err)
639                 goto err_out_comp;
640
641 #ifdef CONFIG_PCI_MSI
642         if (dev->flags & MLX4_FLAG_MSI_X) {
643                 static const char *eq_name[] = {
644                         [MLX4_EQ_COMP]  = DRV_NAME " (comp)",
645                         [MLX4_EQ_ASYNC] = DRV_NAME " (async)"
646                 };
647
648                 for (i = 0; i < MLX4_NUM_EQ; ++i) {
649                         err = request_irq(priv->eq_table.eq[i].irq,
650                                           mlx4_msi_x_interrupt,
651                                           priv->eq_table.eq + i, eq_name[i], );
652                         if (err)
653                                 goto err_out_async;
654
655                         priv->eq_table.eq[i].have_irq = 1;
656                 }
657
658         } else 
659 #endif
660         {
661 #ifdef USE_WDM_INTERRUPTS
662         err = request_irq( dev, 
663                 dev->pdev->int_info.u.Interrupt.Vector,
664                 mlx4_interrupt, dev, 
665                 mlx4_dpc, &priv->eq_table.eq[0],
666                 &dev->pdev->int_obj );
667         if (err)
668                 goto err_out_async;
669 #else
670                 dev->pdev->dpc_lock = 0;
671                 for (i = 0; i < MLX4_NUM_EQ; ++i) {
672                         struct mlx4_eq * eq = &priv->eq_table.eq[i];
673                         spin_lock_init( &eq->lock );    
674                         eq->isr = mlx4_interrupt;
675                         eq->ctx = dev;
676                         KeInitializeDpc( &eq->dpc, mlx4_dpc, eq);
677                         eq->eq_ix = i;
678                 }
679 #endif          
680                 priv->eq_table.have_irq = 1;
681         }
682
683         err = mlx4_MAP_EQ(dev, MLX4_ASYNC_EVENT_MASK, 0,
684                           priv->eq_table.eq[MLX4_EQ_ASYNC].eqn);
685         if (err)
686                 mlx4_warn(dev, "MAP_EQ for async EQ %d failed (%d)\n",
687                            priv->eq_table.eq[MLX4_EQ_ASYNC].eqn, err);
688
689         for (i = 0; i < MLX4_NUM_EQ; ++i)
690                 eq_set_ci(&priv->eq_table.eq[i], 1);
691
692         return 0;
693
694 #ifdef USE_WDM_INTERRUPTS
695 err_out_async:
696         mlx4_free_eq(dev, &priv->eq_table.eq[MLX4_EQ_ASYNC]);
697 #endif
698
699 err_out_comp:
700         mlx4_free_eq(dev, &priv->eq_table.eq[MLX4_EQ_COMP]);
701
702 err_out_unmap:
703         mlx4_unmap_clr_int(dev);
704         mlx4_free_irqs(dev);
705
706 err_out_free:
707         mlx4_bitmap_cleanup(&priv->eq_table.bitmap);
708         return err;
709 }
710
711 void mlx4_cleanup_eq_table(struct mlx4_dev *dev)
712 {
713         struct mlx4_priv *priv = mlx4_priv(dev);
714         int i;
715
716         mlx4_MAP_EQ(dev, MLX4_ASYNC_EVENT_MASK, 1,
717                     priv->eq_table.eq[MLX4_EQ_ASYNC].eqn);
718
719         mlx4_free_irqs(dev);
720
721         for (i = 0; i < MLX4_NUM_EQ; ++i)
722                 mlx4_free_eq(dev, &priv->eq_table.eq[i]);
723
724         mlx4_unmap_clr_int(dev);
725
726         for (i = 0; i < ARRAY_SIZE(priv->eq_table.uar_map); ++i)
727                 if (priv->eq_table.uar_map[i])
728                         iounmap(priv->eq_table.uar_map[i],PAGE_SIZE);
729
730         mlx4_bitmap_cleanup(&priv->eq_table.bitmap);
731 }