[MLX4] added support to new device. [mlnx: 4473]
[mirror/winof/.git] / hw / mlx4 / kernel / bus / inc / device.h
1 /*
2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32
33 #ifndef MLX4_DEVICE_H
34 #define MLX4_DEVICE_H
35
36 enum {
37         MLX4_FLAG_MSI_X                 = 1 << 0,
38         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
39         MLX4_FLAG_NOT_PRIME             = 1 << 2,
40         MLX4_FLAG_LIVEFISH              = 1 << 10,
41         MLX4_FLAG_RESET_CLIENT  = 1 << 11,
42         MLX4_FLAG_RESET_DRIVER  = 1 << 12,
43         MLX4_FLAG_RESET_STARTED = 1 << 13,
44         MLX4_FLAG_BUSY_WAIT             = 1 << 14
45 };
46
47 enum {
48         MLX4_MAX_PORTS          = 2
49 };
50
51 enum {
52         MLX4_BOARD_ID_LEN = 64
53 };
54
55 enum {
56         MLX4_DEV_CAP_FLAG_RC            = 1 <<  0,
57         MLX4_DEV_CAP_FLAG_UC            = 1 <<  1,
58         MLX4_DEV_CAP_FLAG_UD            = 1 <<  2,
59         MLX4_DEV_CAP_FLAG_SRQ           = 1 <<  6,
60         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1 <<  7,
61         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1 <<  8,
62         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1 <<  9,
63         MLX4_DEV_CAP_FLAG_DPDP          = 1 << 12,
64         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1 << 16,
65         MLX4_DEV_CAP_FLAG_APM           = 1 << 17,
66         MLX4_DEV_CAP_FLAG_ATOMIC        = 1 << 18,
67         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1 << 19,
68         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1 << 20,
69         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1 << 21
70 };
71
72 enum mlx4_event {
73         MLX4_EVENT_TYPE_COMP               = 0x00,
74         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
75         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
76         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
77         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
78         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
79         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
80         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
81         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
82         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
83         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
84         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
85         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
86         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
87         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
88         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
89         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
90         MLX4_EVENT_TYPE_CMD                = 0x0a
91 };
92
93 enum {
94         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
95         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
96 };
97
98 enum {
99         MLX4_PERM_LOCAL_READ    = 1 << 10,
100         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
101         MLX4_PERM_REMOTE_READ   = 1 << 12,
102         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
103         MLX4_PERM_ATOMIC        = 1 << 14
104 };
105
106 enum {
107         MLX4_OPCODE_NOP                 = 0x00,
108         MLX4_OPCODE_SEND_INVAL          = 0x01,
109         MLX4_OPCODE_RDMA_WRITE          = 0x08,
110         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
111         MLX4_OPCODE_SEND                = 0x0a,
112         MLX4_OPCODE_SEND_IMM            = 0x0b,
113         MLX4_OPCODE_LSO                 = 0x0e,
114         MLX4_OPCODE_RDMA_READ           = 0x10,
115         MLX4_OPCODE_ATOMIC_CS           = 0x11,
116         MLX4_OPCODE_ATOMIC_FA           = 0x12,
117         MLX4_OPCODE_ATOMIC_MASK_CS      = 0x14,
118         MLX4_OPCODE_ATOMIC_MASK_FA      = 0x15,
119         MLX4_OPCODE_BIND_MW             = 0x18,
120         MLX4_OPCODE_FMR                 = 0x19,
121         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
122         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
123
124         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
125         MLX4_RECV_OPCODE_SEND           = 0x01,
126         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
127         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
128
129         MLX4_CQE_OPCODE_ERROR           = 0x1e,
130         MLX4_CQE_OPCODE_RESIZE          = 0x16,
131 };
132
133 enum {
134         MLX4_STAT_RATE_OFFSET   = 5
135 };
136
137 enum qp_region {
138         MLX4_QP_REGION_FW = 0,
139         MLX4_QP_REGION_ETH_ADDR,
140         MLX4_QP_REGION_FC_ADDR,
141         MLX4_QP_REGION_FC_EXCH,
142         MLX4_QP_REGION_COUNT            /* Must be last */
143 };
144
145 enum {
146         MLX4_NUM_FEXCH          = 64 * 1024,
147 };
148
149
150 struct mlx4_caps {
151         u64                     fw_ver;
152         int                     num_ports;
153         int                     vl_cap[MLX4_MAX_PORTS + 1];
154         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
155         u64                     def_mac[MLX4_MAX_PORTS + 1];
156         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
157         int                     gid_table_len[MLX4_MAX_PORTS + 1];
158         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
159         int                     local_ca_ack_delay;
160         int                     num_uars;
161         int                     bf_reg_size;
162         int                     bf_regs_per_page;
163         int                     max_sq_sg;
164         int                     max_rq_sg;
165         int                     num_qps;
166         int                     max_wqes;
167         int                     max_sq_desc_sz;
168         int                     max_rq_desc_sz;
169         int                     max_qp_init_rdma;
170         int                     max_qp_dest_rdma;
171         int                     sqp_start;
172         int                     num_srqs;
173         int                     max_srq_wqes;
174         int                     max_srq_sge;
175         int                     reserved_srqs;
176         int                     num_cqs;
177         int                     max_cqes;
178         int                     reserved_cqs;
179         int                     num_eqs;
180         int                     reserved_eqs;
181         int                     num_mpts;
182         int                     num_mtt_segs;
183         int                     fmr_reserved_mtts;
184         int                     reserved_mtts;
185         int                     reserved_mrws;
186         int                     reserved_uars;
187         int                     num_mgms;
188         int                     num_amgms;
189         int                     reserved_mcgs;
190         int                     num_qp_per_mgm;
191         int                     num_pds;
192         int                     reserved_pds;
193         int                     mtt_entry_sz;
194         u32                     max_msg_sz;
195         u32                     page_size_cap;
196         u32                     flags;
197         u16                     stat_rate_support;
198         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
199         int                     max_gso_sz;
200         int                     reserved_qps_cnt[MLX4_QP_REGION_COUNT];
201         int                     reserved_qps_base[MLX4_QP_REGION_COUNT];
202         int                     log_num_macs;
203         int                     log_num_vlans;
204         int                     log_num_prios;
205         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
206         int                     reserved_fexch_mpts_base;   
207 };
208
209 struct mlx4_buf_list {
210         u8                     *buf;
211         dma_addr_t              map;
212 };
213 enum {
214         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
215 };
216
217 struct mlx4_db_pgdir {
218         struct list_head        list;
219         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
220         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
221         unsigned long          *bits[2];
222         __be32                 *db_page;
223         dma_addr_t             db_dma;
224 };
225
226 struct mlx4_db {
227         __be32                  *db;
228         struct mlx4_db_pgdir    *pgdir;
229         dma_addr_t              dma;
230         int                     index;
231         int                     order;
232 };
233
234 struct mlx4_mtt {
235         u32                     first_seg;
236         int                     order;
237         int                     page_shift;
238 };
239
240 struct mlx4_buf {
241         union {
242                 struct mlx4_buf_list    direct;
243                 struct mlx4_buf_list   *page_list;
244         } u;
245         int                     nbufs;
246         int                     npages;
247         int                     page_shift;
248 };
249
250 struct mlx4_hwq_resources {
251         struct mlx4_db          db;
252         struct mlx4_mtt         mtt;
253         struct mlx4_buf         buf;
254 };
255
256 struct mlx4_mr {
257         struct mlx4_mtt         mtt;
258         u64                     iova;
259         u64                     size;
260         u32                     key;
261         u32                     pd;
262         u32                     access;
263         int                     enabled;
264 };
265
266 struct mlx4_fmr {
267         struct mlx4_mr          mr;
268         struct mlx4_mpt_entry  *mpt;
269         __be64                 *mtts;
270         dma_addr_t              dma_handle;
271         int                     max_pages;
272         int                     max_maps;
273         int                     maps;
274         u8                      page_shift;
275 };
276
277 struct mlx4_uar {
278         unsigned long           pfn;
279         int                     index;
280 };
281
282 struct mlx4_cq {
283         void (*comp)            (struct mlx4_cq *);
284         void (*event)           (struct mlx4_cq *, enum mlx4_event);
285
286         struct mlx4_uar        *uar;
287
288         u32                     cons_index;
289
290         __be32                 *set_ci_db;
291         __be32                 *arm_db;
292         int                     arm_sn;
293
294         int                     cqn;
295         int                     comp_eq_idx;    
296
297         atomic_t                refcount;
298         struct completion       free;
299
300         // Windows specific
301         int                     *p_u_arm_sn;
302         PMDL            mdl;
303 };
304
305 struct mlx4_qp {
306         void (*event)           (struct mlx4_qp *, enum mlx4_event);
307
308         int                     qpn;
309
310         atomic_t                refcount;
311         struct completion       free;
312 };
313
314 struct mlx4_srq {
315         void (*event)           (struct mlx4_srq *, enum mlx4_event);
316
317         int                     srqn;
318         int                     max;
319         int                     max_gs;
320         int                     wqe_shift;
321
322         atomic_t                refcount;
323         struct completion       free;
324 };
325
326 struct mlx4_av {
327         __be32                  port_pd;
328         u8                      reserved1;
329         u8                      g_slid;
330         __be16                  dlid;
331         u8                      reserved2;
332         u8                      gid_index;
333         u8                      stat_rate;
334         u8                      hop_limit;
335         __be32                  sl_tclass_flowlabel;
336         u8                      dgid[16];
337 };
338
339 #define MLX4_DEV_SIGNATURE      0xf1b34a6e
340
341 struct mlx4_dev_params {
342         enum mlx4_port_type mod_port_type[MLX4_MAX_PORTS];
343 } ;
344
345 static inline void mlx4_copy_dev_params(
346         struct mlx4_dev_params *dst,
347         struct mlx4_dev_params *src)
348 {
349         *dst = *src;
350 }
351
352 struct mlx4_dev {
353         u32                     signature;
354         struct pci_dev         *pdev;
355         unsigned long           flags;
356         LONG                reset_pending;
357         struct mlx4_caps        caps;
358         struct radix_tree_root  qp_table_tree;
359         u32                     rev_id;
360         char                    board_id[MLX4_BOARD_ID_LEN];
361         struct mlx4_dev_params  dev_params;
362 };
363
364 struct mlx4_init_port_param {
365         int                     set_guid0;
366         int                     set_node_guid;
367         int                     set_si_guid;
368         u16                     mtu;
369         int                     port_width_cap;
370         u16                     vl_cap;
371         u16                     max_gid;
372         u16                     max_pkey;
373         u64                     guid0;
374         u64                     node_guid;
375         u64                     si_guid;
376 };
377
378 static inline void mlx4_query_steer_cap(struct mlx4_dev *dev, int *log_mac,
379                                         int *log_vlan, int *log_prio)
380 {
381         *log_mac = dev->caps.log_num_macs;
382         *log_vlan = dev->caps.log_num_vlans;
383         *log_prio = dev->caps.log_num_prios;
384 }
385
386 static inline u32 mlx4_get_ports_of_type(struct mlx4_dev *dev,
387                                         enum mlx4_port_type ptype)
388 {
389         u32 ret = 0;
390         int i;
391
392         for (i = 1; i <= dev->caps.num_ports; ++i) {
393                 if (dev->caps.port_type[i] == ptype)
394                         ret |= 1 << (i-1);
395         }
396         return ret;
397 }
398
399 #define foreach_port(port, bitmap) \
400         for ((port) = 1; (port) <= MLX4_MAX_PORTS; ++(port)) \
401                 if (bitmap & 1 << ((port)-1))
402
403 static inline int mlx4_get_fexch_mpts_base(struct mlx4_dev *dev)
404 {
405         return dev->caps.reserved_fexch_mpts_base;
406 }
407
408 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
409                    struct mlx4_buf *buf);
410 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
411
412 int mlx4_db_alloc(struct mlx4_dev *dev, 
413                                 struct mlx4_db *db, int order);
414
415 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
416
417 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
418 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
419
420 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
421 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
422
423 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
424                   struct mlx4_mtt *mtt);
425 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
426 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
427
428 int mlx4_mr_alloc_reserved(struct mlx4_dev *dev, u32 mridx, u32 pd,
429                            u64 iova, u64 size, u32 access, int npages,
430                            int page_shift, struct mlx4_mr *mr);
431 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
432                   int npages, int page_shift, struct mlx4_mr *mr);
433 void mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
434 void mlx4_mr_free_reserved(struct mlx4_dev *dev, struct mlx4_mr *mr);
435 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
436 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
437                    int start_index, int npages, u64 *page_list);
438 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
439                        struct mlx4_buf *buf);
440
441 struct device;
442
443 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
444                       int size, int max_direct);
445 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
446                       int size);
447
448 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
449                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
450                   unsigned vector, int collapsed);
451 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
452
453 struct mlx4_cq_context;
454 int mlx4_cq_modify(struct mlx4_dev *dev, struct mlx4_cq *cq,
455                    struct mlx4_cq_context *context, int modify);
456
457 static inline void mlx4_cq_arm(struct mlx4_cq *cq, u32 cmd,
458                                void __iomem *uar_page,
459                                spinlock_t *doorbell_lock);
460
461 enum mlx4_qp_state;
462 enum mlx4_qp_optpar;
463 struct mlx4_qp_context;
464
465 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, u32 *base);
466 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
467 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp);
468 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
469
470 int mlx4_qp_modify(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
471                    enum mlx4_qp_state cur_state, enum mlx4_qp_state new_state,
472                    struct mlx4_qp_context *context, enum mlx4_qp_optpar optpar,
473                    int sqd_event, struct mlx4_qp *qp);
474
475
476 int mlx4_qp_to_ready(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
477                      struct mlx4_qp_context *context,
478                      struct mlx4_qp *qp, enum mlx4_qp_state *qp_state);
479
480 void mlx4_qp_remove(struct mlx4_dev *dev, struct mlx4_qp *qp);
481
482
483 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcd,
484                         struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
485 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
486
487 void mlx4_srq_invalidate(struct mlx4_dev *dev, struct mlx4_srq *srq);
488 void mlx4_srq_remove(struct mlx4_dev *dev, struct mlx4_srq *srq);
489
490 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
491 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
492
493 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
494 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
495
496 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16]);
497 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16]);
498
499 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *index);
500 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, int index);
501 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
502 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, int index);
503
504 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
505                       int npages, u64 iova, u32 *lkey, u32 *rkey);
506 int mlx4_map_phys_fmr_fbo(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
507                           u64 *page_list, int npages, u64 iova,
508                           u32 fbo, u32 len, u32 *lkey, u32 *rkey);
509 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
510                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
511 int mlx4_fmr_alloc_reserved(struct mlx4_dev *dev, u32 mridx, u32 pd,
512                             u32 access, int max_pages, int max_maps,
513                             u8 page_shift, struct mlx4_fmr *fmr);
514 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
515 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
516                     u32 *lkey, u32 *rkey);
517 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
518 int mlx4_fmr_free_reserved(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
519 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
520
521 int mlx4_SET_PORT(struct mlx4_dev *dev, u8 port, int reset_qkey_viols,
522                          u32 cap_mask);
523
524 #endif /* MLX4_DEVICE_H */