[MLX4] fixed a PREFast warning
[mirror/winof/.git] / hw / mlx4 / kernel / bus / net / fw.c
1 /*
2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
3  * Copyright (c) 2005 Mellanox Technologies. All rights reserved.
4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
5  *
6  * This software is available to you under a choice of one of two
7  * licenses.  You may choose to be licensed under the terms of the GNU
8  * General Public License (GPL) Version 2, available from the file
9  * COPYING in the main directory of this source tree, or the
10  * OpenIB.org BSD license below:
11  *
12  *     Redistribution and use in source and binary forms, with or
13  *     without modification, are permitted provided that the following
14  *     conditions are met:
15  *
16  *      - Redistributions of source code must retain the above
17  *        copyright notice, this list of conditions and the following
18  *        disclaimer.
19  *
20  *      - Redistributions in binary form must reproduce the above
21  *        copyright notice, this list of conditions and the following
22  *        disclaimer in the documentation and/or other materials
23  *        provided with the distribution.
24  *
25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
32  * SOFTWARE.
33  */
34
35 #include "fw.h"
36 #include "cmd.h"
37 #include "icm.h"
38
39 enum {
40         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
41         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
42         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
43 };
44
45 #define MLX4_GET(dest, source, offset)                                          \
46         {                                                             \
47                 void *__p = (char *) (source) + (offset);                       \
48                 void *__d = &(dest);                                                            \
49                 switch (sizeof (dest)) {                                                        \
50                 case 1: *(u8 *) __d = *(u8 *) __p;          break;              \
51                 case 2: *(__be16 *) __d = be16_to_cpup(__p); break;     \
52                 case 4: *(__be32 *) __d = be32_to_cpup(__p); break;     \
53                 case 8: *(__be64 *) __d = be64_to_cpup(__p); break;     \
54                 default: ASSERTMSG("Incorrect dest field\n", !__p);     \
55                 }                                                     \
56         }
57
58 #define MLX4_PUT(dest, source, offset)                                \
59         {                                                             \
60                 void *__d = ((char *) (dest) + (offset));             \
61                 switch (sizeof(source)) {                             \
62                 case 1: *(u8 *) __d = (u8)(source);                    break; \
63                 case 2: *(__be16 *) __d = cpu_to_be16((u16)(source)); break; \
64                 case 4: *(__be32 *) __d = cpu_to_be32((u32)(source)); break; \
65                 case 8: *(__be64 *) __d = cpu_to_be64((u64)(source)); break; \
66                 default: ASSERTMSG("Incorrect dest field\n", !__d);  \
67                 }                                                     \
68         }
69
70 static void dump_dev_cap_flags(struct mlx4_dev *dev, u32 flags)
71 {
72         static char *fname[26];
73         static int filled = 0;
74         int i;
75
76         if (!filled)
77         {
78                 memset( fname, 0, sizeof(fname) );
79                 fname[0] = "RC transport";
80                 fname[1] = "UC transport";
81                 fname[2] = "UD transport";
82                 fname[3] = "XRC transport";
83                 fname[4] = "reliable multicast";
84                 fname[5] = "FCoIB support";
85                 fname[6] = "SRQ support";
86                 fname[7] = "IPoIB checksum offload";
87                 fname[8] = "P_Key violation counter";
88                 fname[9] = "Q_Key violation counter";
89                 fname[10] = "VMM";
90                 fname[16] = "MW support";
91                 fname[17] = "APM support";
92                 fname[18] = "Atomic ops support";
93                 fname[19] = "Raw multicast support";
94                 fname[20] = "Address vector port checking support";
95                 fname[21] = "UD multicast support";
96                 fname[24] = "Demand paging support";
97                 fname[25] = "Router support";
98         }
99
100         mlx4_dbg(dev, "DEV_CAP flags:\n");
101         for (i = 0; i < ARRAY_SIZE(fname); ++i)
102                 if (fname[i] && (flags & (1 << i)))
103                         mlx4_dbg(dev, "    %s\n", fname[i]);
104 }
105
106 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
107 {
108         struct mlx4_cmd_mailbox *mailbox;
109         u32 *outbox;
110         u8 field;
111         u16 size;
112         u16 stat_rate;
113         int err;
114         int i;
115
116 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
117 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
118 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
119 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
120 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
121 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
122 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
123 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
124 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
125 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
126 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
127 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
128 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
129 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
130 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
131 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
132 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
133 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
134 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
135 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
136 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
137 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
138 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
139 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
140 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
141 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
142 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
143 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
144 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
145 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
146 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
147 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
148 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
149 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
150 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
151 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
152 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
153 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
154 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
155 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
156 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
157 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
158 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
159 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
160 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
161 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
162 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
163 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
164 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
165 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
166 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
167 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
168 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
169 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
170 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
171 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
172 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
173 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
174 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x97
175 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
176 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
177
178         mailbox = mlx4_alloc_cmd_mailbox(dev);
179         if (IS_ERR(mailbox))
180                 return PTR_ERR(mailbox);
181         outbox = mailbox->buf;
182
183         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
184                            MLX4_CMD_TIME_CLASS_A);
185         if (err)
186                 goto out;
187
188         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
189         dev_cap->reserved_qps = 1 << (field & 0xf);
190         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
191         dev_cap->max_qps = 1 << (field & 0x1f);
192         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
193         dev_cap->reserved_srqs = 1 << (field >> 4);
194         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
195         dev_cap->max_srqs = 1 << (field & 0x1f);
196         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
197         dev_cap->max_cq_sz = 1 << field;
198         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
199         dev_cap->reserved_cqs = 1 << (field & 0xf);
200         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
201         dev_cap->max_cqs = 1 << (field & 0x1f);
202         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
203         dev_cap->max_mpts = 1 << (field & 0x3f);
204         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
205         dev_cap->reserved_eqs = 1 << (field & 0xf);
206         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
207         dev_cap->max_eqs = 1 << (field & 0xf);
208         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
209         dev_cap->reserved_mtts = 1 << (field >> 4);
210         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
211         dev_cap->max_mrw_sz = 1 << field;
212         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
213         dev_cap->reserved_mrws = 1 << (field & 0xf);
214         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
215         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
216         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
217         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
218         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
219         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
220         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
221         dev_cap->max_rdma_global = 1 << (field & 0x3f);
222         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
223         dev_cap->local_ca_ack_delay = field & 0x1f;
224         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
225         dev_cap->num_ports = field & 0xf;
226         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
227         dev_cap->max_msg_sz = 1 << (field & 0x1f);
228         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
229         dev_cap->stat_rate_support = stat_rate;
230         MLX4_GET(dev_cap->flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
231         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
232         dev_cap->reserved_uars = field >> 4;
233         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
234         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
235         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
236         dev_cap->min_page_sz = 1 << field;
237
238         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
239         if (field & 0x80) {
240                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
241                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
242                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
243                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
244                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
245                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
246         } else {
247                 dev_cap->bf_reg_size = 0;
248                 mlx4_dbg(dev, "BlueFlame not available\n");
249         }
250
251         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
252         dev_cap->max_sq_sg = field;
253         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
254         dev_cap->max_sq_desc_sz = size;
255
256         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
257         dev_cap->max_qp_per_mcg = 1 << field;
258         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
259         dev_cap->reserved_mgms = field & 0xf;
260         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
261         dev_cap->max_mcgs = 1 << field;
262         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
263         dev_cap->reserved_pds = field >> 4;
264         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
265         dev_cap->max_pds = 1 << (field & 0x3f);
266
267         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
268         dev_cap->rdmarc_entry_sz = size;
269         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
270         dev_cap->qpc_entry_sz = size;
271         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
272         dev_cap->aux_entry_sz = size;
273         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
274         dev_cap->altc_entry_sz = size;
275         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
276         dev_cap->eqc_entry_sz = size;
277         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
278         dev_cap->cqc_entry_sz = size;
279         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
280         dev_cap->srq_entry_sz = size;
281         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
282         dev_cap->cmpt_entry_sz = size;
283         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
284         dev_cap->mtt_entry_sz = size;
285         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
286         dev_cap->dmpt_entry_sz = size;
287
288         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
289         dev_cap->max_srq_sz = 1 << field;
290         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
291         dev_cap->max_qp_sz = 1 << field;
292         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
293         dev_cap->resize_srq = field & 1;
294         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
295         dev_cap->max_rq_sg = field;
296         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
297         dev_cap->max_rq_desc_sz = size;
298
299         MLX4_GET(dev_cap->bmme_flags, outbox,
300                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
301         MLX4_GET(dev_cap->reserved_lkey, outbox,
302                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
303         MLX4_GET(dev_cap->max_icm_sz, outbox,
304                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
305
306         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
307                 for (i = 1; i <= dev_cap->num_ports; ++i) {
308                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
309                         dev_cap->max_vl[i]         = field >> 4;
310                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
311                         dev_cap->max_mtu[i]        = field >> 4;
312                         dev_cap->max_port_width[i] = field & 0xf;
313                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
314                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
315                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
316                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
317                 }
318         } else {
319 #define QUERY_PORT_MTU_OFFSET                   0x01
320 #define QUERY_PORT_WIDTH_OFFSET                 0x06
321 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
322 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
323
324                 for (i = 1; i <= dev_cap->num_ports; ++i) {
325                         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, i, 0, MLX4_CMD_QUERY_PORT,
326                                            MLX4_CMD_TIME_CLASS_B);
327                         if (err)
328                                 goto out;
329
330                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
331                         dev_cap->max_mtu[i]        = field & 0xf;
332                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
333                         dev_cap->max_port_width[i] = field & 0xf;
334                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
335                         dev_cap->max_gids[i]       = 1 << (field >> 4);
336                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
337                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
338                         dev_cap->max_vl[i]         = field & 0xf;
339                 }
340         }
341
342         if (dev_cap->bmme_flags & 1)
343                 mlx4_dbg(dev, "Base MM extensions: yes "
344                          "(flags %d, rsvd L_Key %08x)\n",
345                          dev_cap->bmme_flags, dev_cap->reserved_lkey);
346         else
347                 mlx4_dbg(dev, "Base MM extensions: no\n");
348
349         /*
350          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
351          * we can't use any EQs whose doorbell falls on that page,
352          * even if the EQ itself isn't reserved.
353          */
354         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
355                                     dev_cap->reserved_eqs);
356
357         mlx4_dbg(dev, "Max ICM size %lld MB\n",
358                  (unsigned long long) dev_cap->max_icm_sz >> 20);
359         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
360                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
361         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
362                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
363         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
364                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
365         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
366                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
367         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
368                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
369         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
370                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
371         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
372                  dev_cap->max_pds, dev_cap->reserved_mgms);
373         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
374                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
375         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
376                  dev_cap->local_ca_ack_delay, 128 << dev_cap->max_mtu[1],
377                  dev_cap->max_port_width[1]);
378         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
379                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
380         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
381                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
382
383         dump_dev_cap_flags(dev, dev_cap->flags);
384
385 out:
386         mlx4_free_cmd_mailbox(dev, mailbox);
387         return err;
388 }
389
390 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
391 {
392         struct mlx4_cmd_mailbox *mailbox;
393         struct mlx4_icm_iter iter;
394         __be64 *pages;
395         int lg;
396         int nent = 0;
397         unsigned int i;
398         int err = 0;
399         int ts = 0, tc = 0;
400
401         mailbox = mlx4_alloc_cmd_mailbox(dev);
402         if (IS_ERR(mailbox))
403                 return PTR_ERR(mailbox);
404         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
405         pages = mailbox->buf;
406
407         for (mlx4_icm_first(icm, &iter);
408              !mlx4_icm_last(&iter);
409              mlx4_icm_next(&iter)) {
410                 /*
411                  * We have to pass pages that are aligned to their
412                  * size, so find the least significant 1 in the
413                  * address or size and use that as our log2 size.
414                  */
415                 unsigned long end = (unsigned long)(mlx4_icm_addr(&iter).da | mlx4_icm_size(&iter));
416                 lg = ffs(end) - 1;
417                 if (lg < MLX4_ICM_PAGE_SHIFT) {
418                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
419                                    MLX4_ICM_PAGE_SIZE,
420                                    (unsigned long long) mlx4_icm_addr(&iter).da,
421                                    mlx4_icm_size(&iter));
422                         err = -EINVAL;
423                         goto out;
424                 }
425
426                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
427                         if (virt != -1) {
428                                 pages[nent * 2] = cpu_to_be64(virt);
429                                 virt += 1I64 << lg;
430                         }
431
432                         pages[nent * 2 + 1] =
433                                 cpu_to_be64((mlx4_icm_addr(&iter).da + (i << lg)) |
434                                             (lg - MLX4_ICM_PAGE_SHIFT));
435                         ts += 1 << (lg - 10);
436                         ++tc;
437
438                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
439                                 err = mlx4_cmd(dev, mailbox->dma.da, nent, 0, op,
440                                                 MLX4_CMD_TIME_CLASS_B);
441                                 if (err)
442                                         goto out;
443                                 nent = 0;
444                         }
445                 }
446         }
447
448         if (nent)
449                 err = mlx4_cmd(dev, mailbox->dma.da, nent, 0, op, MLX4_CMD_TIME_CLASS_B);
450         if (err)
451                 goto out;
452
453         switch (op) {
454         case MLX4_CMD_MAP_FA:
455                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
456                 break;
457         case MLX4_CMD_MAP_ICM_AUX:
458                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
459                 break;
460         case MLX4_CMD_MAP_ICM:
461                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
462                           tc, ts, (unsigned long long) virt - (ts << 10));
463                 break;
464         }
465
466 out:
467         mlx4_free_cmd_mailbox(dev, mailbox);
468         return err;
469 }
470
471 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
472 {
473         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, (u64)-1);
474 }
475
476 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
477 {
478         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA, MLX4_CMD_TIME_CLASS_B);
479 }
480
481
482 int mlx4_RUN_FW(struct mlx4_dev *dev)
483 {
484         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW, MLX4_CMD_TIME_CLASS_A);
485 }
486
487 int mlx4_QUERY_FW(struct mlx4_dev *dev)
488 {
489         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
490         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
491         struct mlx4_cmd_mailbox *mailbox;
492         u32 *outbox;
493         int err = 0;
494         u64 fw_ver;
495         u16 cmd_if_rev;
496         u8 lg;
497
498 #define QUERY_FW_OUT_SIZE             0x100
499 #define QUERY_FW_VER_OFFSET            0x00
500 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
501 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
502 #define QUERY_FW_ERR_START_OFFSET      0x30
503 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
504 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
505
506 #define QUERY_FW_SIZE_OFFSET           0x00
507 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
508 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
509
510         mailbox = mlx4_alloc_cmd_mailbox(dev);
511         if (IS_ERR(mailbox))
512                 return PTR_ERR(mailbox);
513         outbox = mailbox->buf;
514
515         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_FW,
516                             MLX4_CMD_TIME_CLASS_A);
517         if (err)
518                 goto out;
519
520         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
521         /*
522          * FW subminor version is at more significant bits than minor
523          * version, so swap here.
524          */
525         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
526                 ((fw_ver & 0xffff0000ull) >> 16) |
527                 ((fw_ver & 0x0000ffffull) << 16);
528
529         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
530         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
531             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
532                 mlx4_err(dev, "Installed FW has unsupported "
533                          "command interface revision %d.\n",
534                          cmd_if_rev);
535                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
536                          (int) (dev->caps.fw_ver >> 32),
537                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
538                          (int) dev->caps.fw_ver & 0xffff);
539                 mlx4_err(dev, "This driver version supports only revisions %d to %d.\n",
540                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
541                 err = -ENODEV;
542                 goto out;
543         }
544
545         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
546                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
547
548         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
549         cmd->max_cmds = 1 << lg;
550
551         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
552                  (int) (dev->caps.fw_ver >> 32),
553                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
554                  (int) dev->caps.fw_ver & 0xffff,
555                  cmd_if_rev, cmd->max_cmds);
556
557         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
558         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
559         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
560         fw->catas_bar = (fw->catas_bar >> 6) * 2;
561
562         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
563                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
564
565         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
566         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
567         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
568         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
569
570         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
571
572         /*
573          * Round up number of system pages needed in case
574          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
575          */
576         fw->fw_pages =
577                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
578                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
579
580         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
581                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
582
583 out:
584         mlx4_free_cmd_mailbox(dev, mailbox);
585         return err;
586 }
587
588 static void get_board_id(u8 *vsd, char *board_id)
589 {
590         int i;
591
592 #define VSD_OFFSET_SIG1         0x00
593 #define VSD_OFFSET_SIG2         0xde
594 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
595 #define VSD_OFFSET_TS_BOARD_ID  0x20
596
597 #define VSD_SIGNATURE_TOPSPIN   0x5ad
598
599         memset(board_id, 0, MLX4_BOARD_ID_LEN);
600
601         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
602             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
603                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
604         } else {
605                 /*
606                  * The board ID is a string but the firmware byte
607                  * swaps each 4-byte word before passing it back to
608                  * us.  Therefore we need to swab it before printing.
609                  */
610                 for (i = 0; i < 4; ++i)
611                         ((u32 *) board_id)[i] =
612                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
613         }
614 }
615
616 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
617 {
618         struct mlx4_cmd_mailbox *mailbox;
619         u32 *outbox;
620         int err;
621
622 #define QUERY_ADAPTER_OUT_SIZE             0x100
623 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
624 #define QUERY_ADAPTER_VSD_OFFSET           0x20
625
626         mailbox = mlx4_alloc_cmd_mailbox(dev);
627         if (IS_ERR(mailbox))
628                 return PTR_ERR(mailbox);
629         outbox = mailbox->buf;
630
631         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_ADAPTER,
632                            MLX4_CMD_TIME_CLASS_A);
633         if (err)
634                 goto out;
635
636         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
637
638         get_board_id((u8*)(outbox + QUERY_ADAPTER_VSD_OFFSET / 4),
639                      adapter->board_id);
640
641 out:
642         mlx4_free_cmd_mailbox(dev, mailbox);
643         return err;
644 }
645
646 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
647 {
648         struct mlx4_cmd_mailbox *mailbox;
649         __be32 *inbox;
650         int err;
651         u8 uar_page_sz = PAGE_SHIFT - 12;
652
653 #define INIT_HCA_IN_SIZE                 0x200
654 #define INIT_HCA_VERSION_OFFSET          0x000
655 #define  INIT_HCA_VERSION                2
656 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
657 #define INIT_HCA_X86_64_BYTE_CACHELINE_SZ        0x40
658 #define INIT_HCA_FLAGS_OFFSET            0x014
659 #define INIT_HCA_QPC_OFFSET              0x020
660 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
661 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
662 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
663 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
664 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
665 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
666 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
667 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
668 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
669 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
670 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
671 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
672 #define INIT_HCA_MCAST_OFFSET            0x0c0
673 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
674 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
675 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
676 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
677 #define INIT_HCA_TPT_OFFSET              0x0f0
678 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
679 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
680 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
681 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
682 #define INIT_HCA_UAR_OFFSET              0x120
683 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
684 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
685
686         mailbox = mlx4_alloc_cmd_mailbox(dev);
687         if (IS_ERR(mailbox))
688                 return PTR_ERR(mailbox);
689         inbox = mailbox->buf;
690
691         memset(inbox, 0, INIT_HCA_IN_SIZE);
692
693         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
694 #if defined(_AMD64_)
695         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) = INIT_HCA_X86_64_BYTE_CACHELINE_SZ;
696 #endif
697
698 #if defined(__LITTLE_ENDIAN)
699         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
700 #elif defined(__BIG_ENDIAN)
701         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
702 #else
703 #error Host endianness not defined
704 #endif
705         /* Check port for UD address vector: */
706         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
707
708         /* Enable QoS support if module parameter set */
709         if (g.enable_qos)
710                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
711
712         /* QPC/EEC/CQC/EQC/RDMARC attributes */
713
714         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
715         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
716         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
717         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
718         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
719         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
720         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
721         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
722         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
723         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
724         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
725         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
726
727         /* multicast attributes */
728
729         MLX4_PUT(inbox, param->mc_base,         INIT_HCA_MC_BASE_OFFSET);
730         MLX4_PUT(inbox, param->log_mc_entry_sz, INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
731         MLX4_PUT(inbox, param->log_mc_hash_sz,  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
732         MLX4_PUT(inbox, param->log_mc_table_sz, INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
733
734         /* TPT attributes */
735
736         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
737         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
738         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
739         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
740
741         /* UAR attributes */
742
743         MLX4_PUT(inbox, uar_page_sz, INIT_HCA_UAR_PAGE_SZ_OFFSET);
744         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
745
746         err = mlx4_cmd(dev, mailbox->dma.da, 0, 0, MLX4_CMD_INIT_HCA, 10000);
747
748         if (err)
749                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
750
751         mlx4_free_cmd_mailbox(dev, mailbox);
752         return err;
753 }
754
755 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
756 {
757         struct mlx4_cmd_mailbox *mailbox;
758         u32 *inbox;
759         int err;
760         u32 flags;
761         u16 field;
762
763         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
764 #define INIT_PORT_IN_SIZE          256
765 #define INIT_PORT_FLAGS_OFFSET     0x00
766 #define INIT_PORT_FLAG_SIG         (1 << 18)
767 #define INIT_PORT_FLAG_NG          (1 << 17)
768 #define INIT_PORT_FLAG_G0          (1 << 16)
769 #define INIT_PORT_VL_SHIFT         4
770 #define INIT_PORT_PORT_WIDTH_SHIFT 8
771 #define INIT_PORT_MTU_OFFSET       0x04
772 #define INIT_PORT_MAX_GID_OFFSET   0x06
773 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
774 #define INIT_PORT_GUID0_OFFSET     0x10
775 #define INIT_PORT_NODE_GUID_OFFSET 0x18
776 #define INIT_PORT_SI_GUID_OFFSET   0x20
777
778                 mailbox = mlx4_alloc_cmd_mailbox(dev);
779                 if (IS_ERR(mailbox))
780                         return PTR_ERR(mailbox);
781                 inbox = mailbox->buf;
782
783                 memset(inbox, 0, INIT_PORT_IN_SIZE);
784
785                 flags = 0;
786                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
787                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
788                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
789
790                 field = (u16)(128 << dev->caps.mtu_cap[port]);
791                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
792                 field = (u16)dev->caps.gid_table_len[port];
793                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
794                 field = (u16)dev->caps.pkey_table_len[port];
795                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
796
797                 err = mlx4_cmd(dev, mailbox->dma.da, port, 0, MLX4_CMD_INIT_PORT,
798                                MLX4_CMD_TIME_CLASS_A);
799
800                 mlx4_free_cmd_mailbox(dev, mailbox);
801         } else
802                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
803                                MLX4_CMD_TIME_CLASS_A);
804
805         return err;
806 }
807 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
808
809 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
810 {
811         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000);
812 }
813 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
814
815 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
816 {
817         return mlx4_cmd(dev, 0, 0, (u8)panic, MLX4_CMD_CLOSE_HCA, 1000);
818 }
819
820 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
821 {
822         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
823                                MLX4_CMD_SET_ICM_SIZE,
824                                MLX4_CMD_TIME_CLASS_A);
825         if (ret)
826                 return ret;
827
828         /*
829          * Round up number of system pages needed in case
830          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
831          */
832         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
833                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
834
835         return 0;
836 }
837
838 int mlx4_NOP(struct mlx4_dev *dev)
839 {
840         /* Input modifier of 0x1f means "finish as soon as possible." */
841         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100);
842 }