04f9ff520bb6230a09c14c02eb2cf7f7e3aa1613
[mirror/winof/.git] / hw / mlx4 / kernel / bus / net / fw.c
1 /*
2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
3  * Copyright (c) 2005 Mellanox Technologies. All rights reserved.
4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
5  *
6  * This software is available to you under a choice of one of two
7  * licenses.  You may choose to be licensed under the terms of the GNU
8  * General Public License (GPL) Version 2, available from the file
9  * COPYING in the main directory of this source tree, or the
10  * OpenIB.org BSD license below:
11  *
12  *     Redistribution and use in source and binary forms, with or
13  *     without modification, are permitted provided that the following
14  *     conditions are met:
15  *
16  *      - Redistributions of source code must retain the above
17  *        copyright notice, this list of conditions and the following
18  *        disclaimer.
19  *
20  *      - Redistributions in binary form must reproduce the above
21  *        copyright notice, this list of conditions and the following
22  *        disclaimer in the documentation and/or other materials
23  *        provided with the distribution.
24  *
25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
32  * SOFTWARE.
33  */
34
35 #include "fw.h"
36 #include "cmd.h"
37 #include "icm.h"
38
39 enum {
40         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
41         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
42         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
43 };
44
45 #define MLX4_GET(dest, source, offset)                                          \
46         {                                                             \
47                 void *__p = (char *) (source) + (offset);                       \
48                 void *__d = &(dest);                                                            \
49                 switch (sizeof (dest)) {                                                        \
50                 case 1: *(u8 *) __d = *(u8 *) __p;          break;              \
51                 case 2: *(__be16 *) __d = be16_to_cpup(__p); break;     \
52                 case 4: *(__be32 *) __d = be32_to_cpup(__p); break;     \
53                 case 8: *(__be64 *) __d = be64_to_cpup(__p); break;     \
54                 default: ASSERTMSG("Incorrect dest field\n", !__p);     \
55                 }                                                     \
56         }
57
58 #define MLX4_PUT(dest, source, offset)                                \
59         {                                                             \
60                 void *__d = ((char *) (dest) + (offset));             \
61                 switch (sizeof(source)) {                             \
62                 case 1: *(u8 *) __d = (u8)(source);                    break; \
63                 case 2: *(__be16 *) __d = cpu_to_be16((u16)(source)); break; \
64                 case 4: *(__be32 *) __d = cpu_to_be32((u32)(source)); break; \
65                 case 8: *(__be64 *) __d = cpu_to_be64((u64)(source)); break; \
66                 default: ASSERTMSG("Incorrect dest field\n", !__d);  \
67                 }                                                     \
68         }
69
70 static void dump_dev_cap_flags(struct mlx4_dev *dev, u32 flags)
71 {
72         static char *fname[26];
73         static int filled = 0;
74         int i;
75
76         if (!filled)
77         {
78                 memset( fname, 0, sizeof(fname) );
79                 fname[0] = "RC transport";
80                 fname[1] = "UC transport";
81                 fname[2] = "UD transport";
82                 fname[3] = "XRC transport";
83                 fname[4] = "reliable multicast";
84                 fname[5] = "FCoIB support";
85                 fname[6] = "SRQ support";
86                 fname[7] = "IPoIB checksum offload";
87                 fname[8] = "P_Key violation counter";
88                 fname[9] = "Q_Key violation counter";
89                 fname[10] = "VMM";
90                 fname[11] = "Unknown capability flag (11)";
91                 fname[12] = "DPDP (different port interfaces)";
92                 fname[13] = "Unknown capability flag (13)";
93                 fname[14] = "Unknown capability flag (14)";
94                 fname[15] = "Unknown capability flag (15)";
95                 fname[16] = "MW support";
96                 fname[17] = "APM support";
97                 fname[18] = "Atomic ops support";
98                 fname[19] = "Raw multicast support";
99                 fname[20] = "Address vector port checking support";
100                 fname[21] = "UD multicast support";
101                 fname[24] = "Demand paging support";
102                 fname[25] = "Router support";
103         }
104
105         mlx4_dbg(dev, "DEV_CAP flags:\n");
106         for (i = 0; i < ARRAY_SIZE(fname); ++i)
107                 if (fname[i] && (flags & (1 << i)))
108                         mlx4_dbg(dev, "    %s\n", fname[i]);
109 }
110
111 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
112 {
113         struct mlx4_cmd_mailbox *mailbox;
114         u32 *outbox;
115         u8 field;
116         u16 size;
117         u16 stat_rate;
118         int err;
119         int i;
120
121 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
122 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
123 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
124 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
125 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
126 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
127 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
128 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
129 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
130 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
131 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
132 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
133 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
134 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
135 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
136 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
137 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
138 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
139 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
140 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
141 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
142 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
143 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
144 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
145 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
146 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
147 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
148 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
149 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
150 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
151 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
152 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
153 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
154 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
155 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
156 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
157 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
158 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
159 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
160 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
161 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
162 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
163 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
164 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
165 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
166 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
167 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
168 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
169 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
170 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
171 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
172 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
173 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
174 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
175 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
176 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
177 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
178 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
179 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
180 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x97
181 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
182 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
183
184         mailbox = mlx4_alloc_cmd_mailbox(dev);
185         if (IS_ERR(mailbox))
186                 return PTR_ERR(mailbox);
187         outbox = mailbox->buf;
188
189         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
190                            MLX4_CMD_TIME_CLASS_A);
191         if (err)
192                 goto out;
193
194         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
195         dev_cap->reserved_qps = 1 << (field & 0xf);
196         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
197         dev_cap->max_qps = 1 << (field & 0x1f);
198         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
199         dev_cap->reserved_srqs = 1 << (field >> 4);
200         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
201         dev_cap->max_srqs = 1 << (field & 0x1f);
202         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
203         dev_cap->max_cq_sz = 1 << field;
204         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
205         dev_cap->reserved_cqs = 1 << (field & 0xf);
206         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
207         dev_cap->max_cqs = 1 << (field & 0x1f);
208         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
209         dev_cap->max_mpts = 1 << (field & 0x3f);
210         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
211         dev_cap->reserved_eqs = 1 << (field & 0xf);
212         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
213         dev_cap->max_eqs = 1 << (field & 0xf);
214         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
215         dev_cap->reserved_mtts = 1 << (field >> 4);
216         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
217         dev_cap->max_mrw_sz = 1 << field;
218         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
219         dev_cap->reserved_mrws = 1 << (field & 0xf);
220         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
221         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
222         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
223         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
224         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
225         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
226         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
227         field &= 0x1f;
228         if (!field)
229                 dev_cap->max_gso_sz = 0;
230         else
231                 dev_cap->max_gso_sz = 1 << field;
232         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
233         dev_cap->max_rdma_global = 1 << (field & 0x3f);
234         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
235         dev_cap->local_ca_ack_delay = field & 0x1f;
236         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
237         dev_cap->num_ports = field & 0xf;
238         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
239         dev_cap->max_msg_sz = 1 << (field & 0x1f);
240         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
241         dev_cap->stat_rate_support = stat_rate;
242         MLX4_GET(dev_cap->flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
243         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
244         dev_cap->reserved_uars = field >> 4;
245         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
246         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
247         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
248         dev_cap->min_page_sz = 1 << field;
249
250         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
251         if (field & 0x80) {
252                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
253                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
254                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
255                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
256                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
257                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
258         } else {
259                 dev_cap->bf_reg_size = 0;
260                 mlx4_dbg(dev, "BlueFlame not available\n");
261         }
262
263         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
264         dev_cap->max_sq_sg = field;
265         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
266         dev_cap->max_sq_desc_sz = size;
267
268         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
269         dev_cap->max_qp_per_mcg = 1 << field;
270         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
271         dev_cap->reserved_mgms = field & 0xf;
272         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
273         dev_cap->max_mcgs = 1 << field;
274         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
275         dev_cap->reserved_pds = field >> 4;
276         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
277         dev_cap->max_pds = 1 << (field & 0x3f);
278
279         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
280         dev_cap->rdmarc_entry_sz = size;
281         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
282         dev_cap->qpc_entry_sz = size;
283         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
284         dev_cap->aux_entry_sz = size;
285         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
286         dev_cap->altc_entry_sz = size;
287         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
288         dev_cap->eqc_entry_sz = size;
289         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
290         dev_cap->cqc_entry_sz = size;
291         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
292         dev_cap->srq_entry_sz = size;
293         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
294         dev_cap->cmpt_entry_sz = size;
295         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
296         dev_cap->mtt_entry_sz = size;
297         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
298         dev_cap->dmpt_entry_sz = size;
299
300         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
301         dev_cap->max_srq_sz = 1 << field;
302         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
303         dev_cap->max_qp_sz = 1 << field;
304         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
305         dev_cap->resize_srq = field & 1;
306         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
307         dev_cap->max_rq_sg = field;
308         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
309         dev_cap->max_rq_desc_sz = size;
310
311         MLX4_GET(dev_cap->bmme_flags, outbox,
312                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
313         MLX4_GET(dev_cap->reserved_lkey, outbox,
314                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
315         MLX4_GET(dev_cap->max_icm_sz, outbox,
316                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
317
318         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
319                 for (i = 1; i <= dev_cap->num_ports; ++i) {
320                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
321                         dev_cap->max_vl[i]         = field >> 4;
322                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
323                         dev_cap->ib_mtu[i]         = field >> 4;            
324                         dev_cap->max_port_width[i] = field & 0xf;
325                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
326                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
327                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
328                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
329                 }
330         } else {
331 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
332 #define QUERY_PORT_MTU_OFFSET                   0x01
333 #define QUERY_PORT_WIDTH_OFFSET                 0x06
334 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
335 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
336 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
337
338                 for (i = 1; i <= dev_cap->num_ports; ++i) {
339                         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, i, 0, MLX4_CMD_QUERY_PORT,
340                                            MLX4_CMD_TIME_CLASS_B);
341                         if (err)
342                                 goto out;
343
344                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
345                         dev_cap->ib_mtu[i]         = field & 0xf;
346                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
347                         dev_cap->max_port_width[i] = field & 0xf;
348                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
349                         dev_cap->max_gids[i]       = 1 << (field >> 4);
350                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
351                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
352                         dev_cap->max_vl[i]         = field & 0xf;
353                         MLX4_GET(field, outbox,
354                                  QUERY_PORT_SUPPORTED_TYPE_OFFSET);
355                         dev_cap->supported_port_types[i] = field & 3;
356                         MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
357                         dev_cap->log_max_macs[i]  = field & 0xf;
358                         dev_cap->log_max_vlans[i] = field >> 4;
359                         dev_cap->eth_mtu[i] = be16_to_cpu(((u16 *) outbox)[1]);
360                         dev_cap->def_mac[i] = be64_to_cpu(((u64 *) outbox)[2]);
361                 }
362         }
363
364         if (dev_cap->bmme_flags & 1)
365                 mlx4_dbg(dev, "Base MM extensions: yes "
366                          "(flags %d, rsvd L_Key %08x)\n",
367                          dev_cap->bmme_flags, dev_cap->reserved_lkey);
368         else
369                 mlx4_dbg(dev, "Base MM extensions: no\n");
370
371         /*
372          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
373          * we can't use any EQs whose doorbell falls on that page,
374          * even if the EQ itself isn't reserved.
375          */
376         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
377                                     dev_cap->reserved_eqs);
378
379         mlx4_dbg(dev, "Max ICM size %lld MB\n",
380                  (unsigned long long) dev_cap->max_icm_sz >> 20);
381         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
382                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
383         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
384                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
385         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
386                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
387         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
388                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
389         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
390                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
391         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
392                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
393         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
394                  dev_cap->max_pds, dev_cap->reserved_mgms);
395         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
396                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
397         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
398                  dev_cap->local_ca_ack_delay, 128 << dev_cap->ib_mtu[1],
399                  dev_cap->max_port_width[1]);
400         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
401                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
402         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
403                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
404         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
405
406         dump_dev_cap_flags(dev, dev_cap->flags);
407
408 out:
409         mlx4_free_cmd_mailbox(dev, mailbox);
410         return err;
411 }
412
413 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
414 {
415         struct mlx4_cmd_mailbox *mailbox;
416         struct mlx4_icm_iter iter;
417         __be64 *pages;
418         int lg;
419         int nent = 0;
420         unsigned int i;
421         int err = 0;
422         int ts = 0, tc = 0;
423
424         mailbox = mlx4_alloc_cmd_mailbox(dev);
425         if (IS_ERR(mailbox))
426                 return PTR_ERR(mailbox);
427         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
428         pages = mailbox->buf;
429
430         for (mlx4_icm_first(icm, &iter);
431              !mlx4_icm_last(&iter);
432              mlx4_icm_next(&iter)) {
433                 /*
434                  * We have to pass pages that are aligned to their
435                  * size, so find the least significant 1 in the
436                  * address or size and use that as our log2 size.
437                  */
438                 unsigned long end = (unsigned long)(mlx4_icm_addr(&iter).da | mlx4_icm_size(&iter));
439                 lg = ffs(end) - 1;
440                 if (lg < MLX4_ICM_PAGE_SHIFT) {
441                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
442                                    MLX4_ICM_PAGE_SIZE,
443                                    (unsigned long long) mlx4_icm_addr(&iter).da,
444                                    mlx4_icm_size(&iter));
445                         err = -EINVAL;
446                         goto out;
447                 }
448
449                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
450                         if (virt != -1) {
451                                 pages[nent * 2] = cpu_to_be64(virt);
452                                 virt += 1I64 << lg;
453                         }
454
455                         pages[nent * 2 + 1] =
456                                 cpu_to_be64((mlx4_icm_addr(&iter).da + (i << lg)) |
457                                             (lg - MLX4_ICM_PAGE_SHIFT));
458                         ts += 1 << (lg - 10);
459                         ++tc;
460
461                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
462                                 err = mlx4_cmd(dev, mailbox->dma.da, nent, 0, op,
463                                                 MLX4_CMD_TIME_CLASS_B);
464                                 if (err)
465                                         goto out;
466                                 nent = 0;
467                         }
468                 }
469         }
470
471         if (nent)
472                 err = mlx4_cmd(dev, mailbox->dma.da, nent, 0, op, MLX4_CMD_TIME_CLASS_B);
473         if (err)
474                 goto out;
475
476         switch (op) {
477         case MLX4_CMD_MAP_FA:
478                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
479                 break;
480         case MLX4_CMD_MAP_ICM_AUX:
481                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
482                 break;
483         case MLX4_CMD_MAP_ICM:
484                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
485                           tc, ts, (unsigned long long) virt - (ts << 10));
486                 break;
487         }
488
489 out:
490         mlx4_free_cmd_mailbox(dev, mailbox);
491         return err;
492 }
493
494 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
495 {
496         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, (u64)-1);
497 }
498
499 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
500 {
501         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA, MLX4_CMD_TIME_CLASS_B);
502 }
503
504
505 int mlx4_RUN_FW(struct mlx4_dev *dev)
506 {
507         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW, MLX4_CMD_TIME_CLASS_A);
508 }
509
510 int mlx4_QUERY_FW(struct mlx4_dev *dev)
511 {
512         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
513         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
514         struct mlx4_cmd_mailbox *mailbox;
515         u32 *outbox;
516         int err = 0;
517         u64 fw_ver;
518         u16 cmd_if_rev;
519         u8 lg;
520
521 #define QUERY_FW_OUT_SIZE             0x100
522 #define QUERY_FW_VER_OFFSET            0x00
523 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
524 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
525 #define QUERY_FW_ERR_START_OFFSET      0x30
526 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
527 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
528
529 #define QUERY_FW_SIZE_OFFSET           0x00
530 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
531 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
532
533         mailbox = mlx4_alloc_cmd_mailbox(dev);
534         if (IS_ERR(mailbox))
535                 return PTR_ERR(mailbox);
536         outbox = mailbox->buf;
537
538         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_FW,
539                             MLX4_CMD_TIME_CLASS_A);
540         if (err)
541                 goto out;
542
543         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
544         /*
545          * FW subminor version is at more significant bits than minor
546          * version, so swap here.
547          */
548         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
549                 ((fw_ver & 0xffff0000ull) >> 16) |
550                 ((fw_ver & 0x0000ffffull) << 16);
551
552         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
553         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
554             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
555                 mlx4_err(dev, "Installed FW has unsupported "
556                          "command interface revision %d.\n",
557                          cmd_if_rev);
558                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
559                          (int) (dev->caps.fw_ver >> 32),
560                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
561                          (int) dev->caps.fw_ver & 0xffff);
562                 mlx4_err(dev, "This driver version supports only revisions %d to %d.\n",
563                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
564                 err = -ENODEV;
565                 goto out;
566         }
567
568         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
569                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
570
571         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
572         cmd->max_cmds = 1 << lg;
573
574         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
575                  (int) (dev->caps.fw_ver >> 32),
576                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
577                  (int) dev->caps.fw_ver & 0xffff,
578                  cmd_if_rev, cmd->max_cmds);
579
580         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
581         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
582         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
583         fw->catas_bar = (fw->catas_bar >> 6) * 2;
584
585         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
586                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
587
588         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
589         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
590         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
591         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
592
593         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
594
595         /*
596          * Round up number of system pages needed in case
597          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
598          */
599         fw->fw_pages =
600                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
601                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
602
603         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
604                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
605
606 out:
607         mlx4_free_cmd_mailbox(dev, mailbox);
608         return err;
609 }
610
611 static void get_board_id(u8 *vsd, char *board_id)
612 {
613         int i;
614
615 #define VSD_OFFSET_SIG1         0x00
616 #define VSD_OFFSET_SIG2         0xde
617 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
618 #define VSD_OFFSET_TS_BOARD_ID  0x20
619
620 #define VSD_SIGNATURE_TOPSPIN   0x5ad
621
622         memset(board_id, 0, MLX4_BOARD_ID_LEN);
623
624         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
625             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
626                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
627         } else {
628                 /*
629                  * The board ID is a string but the firmware byte
630                  * swaps each 4-byte word before passing it back to
631                  * us.  Therefore we need to swab it before printing.
632                  */
633                 for (i = 0; i < 4; ++i)
634                         ((u32 *) board_id)[i] =
635                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
636         }
637 }
638
639 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
640 {
641         struct mlx4_cmd_mailbox *mailbox;
642         u32 *outbox;
643         int err;
644
645 #define QUERY_ADAPTER_OUT_SIZE             0x100
646 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
647 #define QUERY_ADAPTER_VSD_OFFSET           0x20
648
649         mailbox = mlx4_alloc_cmd_mailbox(dev);
650         if (IS_ERR(mailbox))
651                 return PTR_ERR(mailbox);
652         outbox = mailbox->buf;
653
654         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_ADAPTER,
655                            MLX4_CMD_TIME_CLASS_A);
656         if (err)
657                 goto out;
658
659         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
660
661         get_board_id((u8*)(outbox + QUERY_ADAPTER_VSD_OFFSET / 4),
662                      adapter->board_id);
663
664 out:
665         mlx4_free_cmd_mailbox(dev, mailbox);
666         return err;
667 }
668
669 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
670 {
671         struct mlx4_cmd_mailbox *mailbox;
672         __be32 *inbox;
673         int err;
674         u8 uar_page_sz = PAGE_SHIFT - 12;
675
676 #define INIT_HCA_IN_SIZE                 0x200
677 #define INIT_HCA_VERSION_OFFSET          0x000
678 #define  INIT_HCA_VERSION                2
679 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
680 #define INIT_HCA_X86_64_BYTE_CACHELINE_SZ        0x40
681 #define INIT_HCA_FLAGS_OFFSET            0x014
682 #define INIT_HCA_QPC_OFFSET              0x020
683 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
684 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
685 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
686 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
687 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
688 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
689 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
690 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
691 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
692 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
693 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
694 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
695 #define INIT_HCA_MCAST_OFFSET            0x0c0
696 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
697 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
698 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
699 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
700 #define INIT_HCA_TPT_OFFSET              0x0f0
701 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
702 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
703 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
704 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
705 #define INIT_HCA_UAR_OFFSET              0x120
706 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
707 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
708
709         mailbox = mlx4_alloc_cmd_mailbox(dev);
710         if (IS_ERR(mailbox))
711                 return PTR_ERR(mailbox);
712         inbox = mailbox->buf;
713
714         memset(inbox, 0, INIT_HCA_IN_SIZE);
715
716         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
717 #if defined(_AMD64_)
718         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) = INIT_HCA_X86_64_BYTE_CACHELINE_SZ;
719 #endif
720
721 #if defined(__LITTLE_ENDIAN)
722         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
723 #elif defined(__BIG_ENDIAN)
724         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
725 #else
726 #error Host endianness not defined
727 #endif
728
729         if (g.mod_interrupt_from_first) {
730                 // Bit 30,31 tell the moderation method, 0 default, 1 from first packet
731                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 30);
732         }
733
734         /* Check port for UD address vector: */
735         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
736
737         /* Enable QoS support if module parameter set */
738         if (g.mod_enable_qos)
739                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
740
741         /* Enable IPoIB checksumming if we can: */
742         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
743                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
744
745         /* QPC/EEC/CQC/EQC/RDMARC attributes */
746
747         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
748         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
749         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
750         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
751         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
752         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
753         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
754         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
755         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
756         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
757         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
758         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
759
760         /* multicast attributes */
761
762         MLX4_PUT(inbox, param->mc_base,         INIT_HCA_MC_BASE_OFFSET);
763         MLX4_PUT(inbox, param->log_mc_entry_sz, INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
764         MLX4_PUT(inbox, param->log_mc_hash_sz,  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
765         MLX4_PUT(inbox, param->log_mc_table_sz, INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
766
767         /* TPT attributes */
768
769         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
770         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
771         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
772         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
773
774         /* UAR attributes */
775
776         MLX4_PUT(inbox, uar_page_sz, INIT_HCA_UAR_PAGE_SZ_OFFSET);
777         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
778
779         err = mlx4_cmd(dev, mailbox->dma.da, 0, 0, MLX4_CMD_INIT_HCA, 10000);
780
781         if (err)
782                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
783
784         mlx4_free_cmd_mailbox(dev, mailbox);
785         return err;
786 }
787
788 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
789 {
790         struct mlx4_cmd_mailbox *mailbox;
791         u32 *inbox;
792         int err;
793         u32 flags;
794         u16 field;
795
796         if ( mlx4_is_barred(dev) )
797                 return -EFAULT;
798         
799         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
800 #define INIT_PORT_IN_SIZE          256
801 #define INIT_PORT_FLAGS_OFFSET     0x00
802 #define INIT_PORT_FLAG_SIG         (1 << 18)
803 #define INIT_PORT_FLAG_NG          (1 << 17)
804 #define INIT_PORT_FLAG_G0          (1 << 16)
805 #define INIT_PORT_VL_SHIFT         4
806 #define INIT_PORT_PORT_WIDTH_SHIFT 8
807 #define INIT_PORT_MTU_OFFSET       0x04
808 #define INIT_PORT_MAX_GID_OFFSET   0x06
809 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
810 #define INIT_PORT_GUID0_OFFSET     0x10
811 #define INIT_PORT_NODE_GUID_OFFSET 0x18
812 #define INIT_PORT_SI_GUID_OFFSET   0x20
813
814                 mailbox = mlx4_alloc_cmd_mailbox(dev);
815                 if (IS_ERR(mailbox))
816                         return PTR_ERR(mailbox);
817                 inbox = mailbox->buf;
818
819                 memset(inbox, 0, INIT_PORT_IN_SIZE);
820
821                 flags = 0;
822                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
823                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
824                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
825
826                 field = (u16)(128 << dev->caps.ib_mtu_cap[port]);
827                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
828                 field = (u16)dev->caps.gid_table_len[port];
829                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
830                 field = (u16)dev->caps.pkey_table_len[port];
831                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
832
833                 err = mlx4_cmd(dev, mailbox->dma.da, port, 0, MLX4_CMD_INIT_PORT,
834                                MLX4_CMD_TIME_CLASS_A);
835
836                 mlx4_free_cmd_mailbox(dev, mailbox);
837         } else
838                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
839                                MLX4_CMD_TIME_CLASS_A);
840
841         return err;
842 }
843 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
844
845 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
846 {
847         if ( mlx4_is_barred(dev) )
848                 return -EFAULT;
849         
850         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000);
851 }
852 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
853
854 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
855 {
856         return mlx4_cmd(dev, 0, 0, (u8)panic, MLX4_CMD_CLOSE_HCA, 1000);
857 }
858
859 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
860 {
861         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
862                                MLX4_CMD_SET_ICM_SIZE,
863                                MLX4_CMD_TIME_CLASS_A);
864         if (ret)
865                 return ret;
866
867         /*
868          * Round up number of system pages needed in case
869          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
870          */
871         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
872                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
873
874         return 0;
875 }
876
877 int mlx4_NOP(struct mlx4_dev *dev)
878 {
879         /* Input modifier of 0x1f means "finish as soon as possible." */
880         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100);
881 }