[HW] fix FW checking in MTHCA and add it to MLX4. [mlnx: 4271]
[mirror/winof/.git] / hw / mlx4 / kernel / bus / net / fw.c
1 /*
2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
3  * Copyright (c) 2005 Mellanox Technologies. All rights reserved.
4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
5  *
6  * This software is available to you under a choice of one of two
7  * licenses.  You may choose to be licensed under the terms of the GNU
8  * General Public License (GPL) Version 2, available from the file
9  * COPYING in the main directory of this source tree, or the
10  * OpenIB.org BSD license below:
11  *
12  *     Redistribution and use in source and binary forms, with or
13  *     without modification, are permitted provided that the following
14  *     conditions are met:
15  *
16  *      - Redistributions of source code must retain the above
17  *        copyright notice, this list of conditions and the following
18  *        disclaimer.
19  *
20  *      - Redistributions in binary form must reproduce the above
21  *        copyright notice, this list of conditions and the following
22  *        disclaimer in the documentation and/or other materials
23  *        provided with the distribution.
24  *
25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
32  * SOFTWARE.
33  */
34
35 #include "fw.h"
36 #include "cmd.h"
37 #include "icm.h"
38
39 enum {
40         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
41         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
42         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
43 };
44
45 #define FW_MAX_UNSUPPORTED      0x200050000I64
46 #define FW_MIN_SUPPORTED        0x200060000I64
47
48 #define MLX4_GET(dest, source, offset)                                          \
49         {                                                             \
50                 void *__p = (char *) (source) + (offset);                       \
51                 void *__d = &(dest);                                                            \
52                 switch (sizeof (dest)) {                                                        \
53                 case 1: *(u8 *) __d = *(u8 *) __p;          break;              \
54                 case 2: *(__be16 *) __d = be16_to_cpup(__p); break;     \
55                 case 4: *(__be32 *) __d = be32_to_cpup(__p); break;     \
56                 case 8: *(__be64 *) __d = be64_to_cpup(__p); break;     \
57                 default: ASSERTMSG("Incorrect dest field\n", !__p);     \
58                 }                                                     \
59         }
60
61 #define MLX4_PUT(dest, source, offset)                                \
62         {                                                             \
63                 void *__d = ((char *) (dest) + (offset));             \
64                 switch (sizeof(source)) {                             \
65                 case 1: *(u8 *) __d = (u8)(source);                    break; \
66                 case 2: *(__be16 *) __d = cpu_to_be16((u16)(source)); break; \
67                 case 4: *(__be32 *) __d = cpu_to_be32((u32)(source)); break; \
68                 case 8: *(__be64 *) __d = cpu_to_be64((u64)(source)); break; \
69                 default: ASSERTMSG("Incorrect dest field\n", !__d);  \
70                 }                                                     \
71         }
72
73 static void dump_dev_cap_flags(struct mlx4_dev *dev, u32 flags)
74 {
75         static char *fname[26];
76         static int filled = 0;
77         int i;
78
79         if (!filled)
80         {
81                 memset( fname, 0, sizeof(fname) );
82                 fname[0] = "RC transport";
83                 fname[1] = "UC transport";
84                 fname[2] = "UD transport";
85                 fname[3] = "XRC transport";
86                 fname[4] = "reliable multicast";
87                 fname[5] = "FCoIB support";
88                 fname[6] = "SRQ support";
89                 fname[7] = "IPoIB checksum offload";
90                 fname[8] = "P_Key violation counter";
91                 fname[9] = "Q_Key violation counter";
92                 fname[10] = "VMM";
93                 fname[11] = "Unknown capability flag (11)";
94                 fname[12] = "DPDP (different port interfaces)";
95                 fname[13] = "Unknown capability flag (13)";
96                 fname[14] = "Unknown capability flag (14)";
97                 fname[15] = "Unknown capability flag (15)";
98                 fname[16] = "MW support";
99                 fname[17] = "APM support";
100                 fname[18] = "Atomic ops support";
101                 fname[19] = "Raw multicast support";
102                 fname[20] = "Address vector port checking support";
103                 fname[21] = "UD multicast support";
104                 fname[24] = "Demand paging support";
105                 fname[25] = "Router support";
106         }
107
108         mlx4_dbg(dev, "DEV_CAP flags:\n");
109         for (i = 0; i < ARRAY_SIZE(fname); ++i)
110                 if (fname[i] && (flags & (1 << i)))
111                         mlx4_dbg(dev, "    %s\n", fname[i]);
112 }
113
114 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
115 {
116         struct mlx4_cmd_mailbox *mailbox;
117         u32 *outbox;
118         u8 field;
119         u16 size;
120         u16 stat_rate;
121         int err;
122         int i;
123
124 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
125 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
126 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
127 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
128 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
129 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
130 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
131 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
132 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
133 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
134 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
135 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
136 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
137 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
138 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
139 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
140 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
141 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
142 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
143 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
144 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
145 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
146 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
147 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
148 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
149 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
150 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
151 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
152 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
153 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
154 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
155 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
156 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
157 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
158 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
159 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
160 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
161 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
162 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
163 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
164 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
165 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
166 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
167 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
168 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
169 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
170 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
171 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
172 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
173 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
174 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
175 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
176 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
177 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
178 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
179 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
180 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
181 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
182 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
183 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x97
184 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
185 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
186
187         mailbox = mlx4_alloc_cmd_mailbox(dev);
188         if (IS_ERR(mailbox))
189                 return PTR_ERR(mailbox);
190         outbox = mailbox->buf;
191
192         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
193                            MLX4_CMD_TIME_CLASS_A);
194         if (err)
195                 goto out;
196
197         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
198         dev_cap->reserved_qps = 1 << (field & 0xf);
199         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
200         dev_cap->max_qps = 1 << (field & 0x1f);
201         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
202         dev_cap->reserved_srqs = 1 << (field >> 4);
203         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
204         dev_cap->max_srqs = 1 << (field & 0x1f);
205         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
206         dev_cap->max_cq_sz = 1 << field;
207         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
208         dev_cap->reserved_cqs = 1 << (field & 0xf);
209         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
210         dev_cap->max_cqs = 1 << (field & 0x1f);
211         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
212         dev_cap->max_mpts = 1 << (field & 0x3f);
213         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
214         dev_cap->reserved_eqs = 1 << (field & 0xf);
215         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
216         dev_cap->max_eqs = 1 << (field & 0xf);
217         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
218         dev_cap->reserved_mtts = 1 << (field >> 4);
219         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
220         dev_cap->max_mrw_sz = 1 << field;
221         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
222         dev_cap->reserved_mrws = 1 << (field & 0xf);
223         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
224         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
225         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
226         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
227         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
228         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
229         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
230         field &= 0x1f;
231         if (!field)
232                 dev_cap->max_gso_sz = 0;
233         else
234                 dev_cap->max_gso_sz = 1 << field;
235         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
236         dev_cap->max_rdma_global = 1 << (field & 0x3f);
237         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
238         dev_cap->local_ca_ack_delay = field & 0x1f;
239         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
240         dev_cap->num_ports = field & 0xf;
241         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
242         dev_cap->max_msg_sz = 1 << (field & 0x1f);
243         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
244         dev_cap->stat_rate_support = stat_rate;
245         MLX4_GET(dev_cap->flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
246         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
247         dev_cap->reserved_uars = field >> 4;
248         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
249         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
250         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
251         dev_cap->min_page_sz = 1 << field;
252
253         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
254         if (field & 0x80) {
255                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
256                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
257                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
258                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
259                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
260                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
261         } else {
262                 dev_cap->bf_reg_size = 0;
263                 mlx4_dbg(dev, "BlueFlame not available\n");
264         }
265
266         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
267         dev_cap->max_sq_sg = field;
268         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
269         dev_cap->max_sq_desc_sz = size;
270
271         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
272         dev_cap->max_qp_per_mcg = 1 << field;
273         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
274         dev_cap->reserved_mgms = field & 0xf;
275         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
276         dev_cap->max_mcgs = 1 << field;
277         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
278         dev_cap->reserved_pds = field >> 4;
279         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
280         dev_cap->max_pds = 1 << (field & 0x3f);
281
282         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
283         dev_cap->rdmarc_entry_sz = size;
284         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
285         dev_cap->qpc_entry_sz = size;
286         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
287         dev_cap->aux_entry_sz = size;
288         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
289         dev_cap->altc_entry_sz = size;
290         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
291         dev_cap->eqc_entry_sz = size;
292         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
293         dev_cap->cqc_entry_sz = size;
294         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
295         dev_cap->srq_entry_sz = size;
296         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
297         dev_cap->cmpt_entry_sz = size;
298         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
299         dev_cap->mtt_entry_sz = size;
300         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
301         dev_cap->dmpt_entry_sz = size;
302
303         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
304         dev_cap->max_srq_sz = 1 << field;
305         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
306         dev_cap->max_qp_sz = 1 << field;
307         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
308         dev_cap->resize_srq = field & 1;
309         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
310         dev_cap->max_rq_sg = field;
311         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
312         dev_cap->max_rq_desc_sz = size;
313
314         MLX4_GET(dev_cap->bmme_flags, outbox,
315                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
316         MLX4_GET(dev_cap->reserved_lkey, outbox,
317                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
318         MLX4_GET(dev_cap->max_icm_sz, outbox,
319                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
320
321         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
322                 for (i = 1; i <= dev_cap->num_ports; ++i) {
323                         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
324                         dev_cap->max_vl[i]         = field >> 4;
325                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
326                         dev_cap->ib_mtu[i]         = field >> 4;            
327                         dev_cap->max_port_width[i] = field & 0xf;
328                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
329                         dev_cap->max_gids[i]       = 1 << (field & 0xf);
330                         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
331                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
332                 }
333         } else {
334 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
335 #define QUERY_PORT_MTU_OFFSET                   0x01
336 #define QUERY_PORT_WIDTH_OFFSET                 0x06
337 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
338 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
339 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
340
341                 for (i = 1; i <= dev_cap->num_ports; ++i) {
342                         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, i, 0, MLX4_CMD_QUERY_PORT,
343                                            MLX4_CMD_TIME_CLASS_B);
344                         if (err)
345                                 goto out;
346
347                         MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
348                         dev_cap->ib_mtu[i]         = field & 0xf;
349                         MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
350                         dev_cap->max_port_width[i] = field & 0xf;
351                         MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
352                         dev_cap->max_gids[i]       = 1 << (field >> 4);
353                         dev_cap->max_pkeys[i]      = 1 << (field & 0xf);
354                         MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
355                         dev_cap->max_vl[i]         = field & 0xf;
356                         MLX4_GET(field, outbox,
357                                  QUERY_PORT_SUPPORTED_TYPE_OFFSET);
358                         dev_cap->supported_port_types[i] = field & 3;
359                         MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
360                         dev_cap->log_max_macs[i]  = field & 0xf;
361                         dev_cap->log_max_vlans[i] = field >> 4;
362                         dev_cap->eth_mtu[i] = be16_to_cpu(((u16 *) outbox)[1]);
363                         dev_cap->def_mac[i] = be64_to_cpu(((u64 *) outbox)[2]);
364                 }
365         }
366
367         if (dev_cap->bmme_flags & 1)
368                 mlx4_dbg(dev, "Base MM extensions: yes "
369                          "(flags %d, rsvd L_Key %08x)\n",
370                          dev_cap->bmme_flags, dev_cap->reserved_lkey);
371         else
372                 mlx4_dbg(dev, "Base MM extensions: no\n");
373
374         /*
375          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
376          * we can't use any EQs whose doorbell falls on that page,
377          * even if the EQ itself isn't reserved.
378          */
379         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
380                                     dev_cap->reserved_eqs);
381
382         mlx4_dbg(dev, "Max ICM size %lld MB\n",
383                  (unsigned long long) dev_cap->max_icm_sz >> 20);
384         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
385                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
386         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
387                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
388         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
389                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
390         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
391                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
392         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
393                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
394         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
395                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
396         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
397                  dev_cap->max_pds, dev_cap->reserved_mgms);
398         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
399                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
400         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
401                  dev_cap->local_ca_ack_delay, 128 << dev_cap->ib_mtu[1],
402                  dev_cap->max_port_width[1]);
403         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
404                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
405         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
406                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
407         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
408
409         dump_dev_cap_flags(dev, dev_cap->flags);
410
411 out:
412         mlx4_free_cmd_mailbox(dev, mailbox);
413         return err;
414 }
415
416 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
417 {
418         struct mlx4_cmd_mailbox *mailbox;
419         struct mlx4_icm_iter iter;
420         __be64 *pages;
421         int lg;
422         int nent = 0;
423         unsigned int i;
424         int err = 0;
425         int ts = 0, tc = 0;
426
427         mailbox = mlx4_alloc_cmd_mailbox(dev);
428         if (IS_ERR(mailbox))
429                 return PTR_ERR(mailbox);
430         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
431         pages = mailbox->buf;
432
433         for (mlx4_icm_first(icm, &iter);
434              !mlx4_icm_last(&iter);
435              mlx4_icm_next(&iter)) {
436                 /*
437                  * We have to pass pages that are aligned to their
438                  * size, so find the least significant 1 in the
439                  * address or size and use that as our log2 size.
440                  */
441                 unsigned long end = (unsigned long)(mlx4_icm_addr(&iter).da | mlx4_icm_size(&iter));
442                 lg = ffs(end) - 1;
443                 if (lg < MLX4_ICM_PAGE_SHIFT) {
444                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
445                                    MLX4_ICM_PAGE_SIZE,
446                                    (unsigned long long) mlx4_icm_addr(&iter).da,
447                                    mlx4_icm_size(&iter));
448                         err = -EINVAL;
449                         goto out;
450                 }
451
452                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
453                         if (virt != -1) {
454                                 pages[nent * 2] = cpu_to_be64(virt);
455                                 virt += 1I64 << lg;
456                         }
457
458                         pages[nent * 2 + 1] =
459                                 cpu_to_be64((mlx4_icm_addr(&iter).da + (i << lg)) |
460                                             (lg - MLX4_ICM_PAGE_SHIFT));
461                         ts += 1 << (lg - 10);
462                         ++tc;
463
464                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
465                                 err = mlx4_cmd(dev, mailbox->dma.da, nent, 0, op,
466                                                 MLX4_CMD_TIME_CLASS_B);
467                                 if (err)
468                                         goto out;
469                                 nent = 0;
470                         }
471                 }
472         }
473
474         if (nent)
475                 err = mlx4_cmd(dev, mailbox->dma.da, nent, 0, op, MLX4_CMD_TIME_CLASS_B);
476         if (err)
477                 goto out;
478
479         switch (op) {
480         case MLX4_CMD_MAP_FA:
481                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
482                 break;
483         case MLX4_CMD_MAP_ICM_AUX:
484                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
485                 break;
486         case MLX4_CMD_MAP_ICM:
487                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
488                           tc, ts, (unsigned long long) virt - (ts << 10));
489                 break;
490         }
491
492 out:
493         mlx4_free_cmd_mailbox(dev, mailbox);
494         return err;
495 }
496
497 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
498 {
499         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, (u64)-1);
500 }
501
502 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
503 {
504         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA, MLX4_CMD_TIME_CLASS_B);
505 }
506
507
508 int mlx4_RUN_FW(struct mlx4_dev *dev)
509 {
510         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW, MLX4_CMD_TIME_CLASS_A);
511 }
512
513 int mlx4_QUERY_FW(struct mlx4_dev *dev)
514 {
515         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
516         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
517         struct mlx4_cmd_mailbox *mailbox;
518         u32 *outbox;
519         int err = 0;
520         u64 fw_ver;
521         u16 cmd_if_rev;
522         u8 lg;
523
524 #define QUERY_FW_OUT_SIZE             0x100
525 #define QUERY_FW_VER_OFFSET            0x00
526 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
527 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
528 #define QUERY_FW_ERR_START_OFFSET      0x30
529 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
530 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
531
532 #define QUERY_FW_SIZE_OFFSET           0x00
533 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
534 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
535
536         mailbox = mlx4_alloc_cmd_mailbox(dev);
537         if (IS_ERR(mailbox))
538                 return PTR_ERR(mailbox);
539         outbox = mailbox->buf;
540
541         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_FW,
542                             MLX4_CMD_TIME_CLASS_A);
543         if (err)
544                 goto out;
545
546         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
547         /*
548          * FW subminor version is at more significant bits than minor
549          * version, so swap here.
550          */
551         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
552                 ((fw_ver & 0xffff0000ull) >> 16) |
553                 ((fw_ver & 0x0000ffffull) << 16);
554
555         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
556         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
557             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
558                 mlx4_err(dev, "Installed FW has unsupported "
559                          "command interface revision %d.\n",
560                          cmd_if_rev);
561                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
562                          (int) (dev->caps.fw_ver >> 32),
563                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
564                          (int) dev->caps.fw_ver & 0xffff);
565                 mlx4_err(dev, "This driver version supports only revisions %d to %d.\n",
566                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
567                 err = -ENODEV;
568                 goto out;
569         }
570
571         if (dev->caps.fw_ver < FW_MAX_UNSUPPORTED) {
572                 mlx4_err(dev, "HCA FW version %d.%d.%d is not supported. Use %d.%d.%d or higher.\n",
573                         (int) (dev->caps.fw_ver >> 32), (int) (dev->caps.fw_ver >> 16) & 0xffff,
574                         (int) (dev->caps.fw_ver & 0xffff), (int) (FW_MAX_UNSUPPORTED >> 32),
575                         (int) (FW_MAX_UNSUPPORTED>> 16) & 0xffff, (int) (FW_MAX_UNSUPPORTED & 0xffff));
576                 err = -ENODEV;
577                 goto out;
578         }
579         else 
580         if (dev->caps.fw_ver < FW_MIN_SUPPORTED) {
581                 mlx4_err(dev, "The HCA FW version is not the latest one. \n"
582                         "If you meet any issues with the HCA please first try to upgrade the FW to version %d.%d.%d or higher.\n",
583                         (int) (FW_MIN_SUPPORTED >> 32), (int) (FW_MIN_SUPPORTED >> 16) & 0xffff, (int) (FW_MIN_SUPPORTED & 0xffff));
584         }
585
586         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
587                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
588
589         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
590         cmd->max_cmds = 1 << lg;
591
592         mlx4_dbg(dev, "Current FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
593                 (int) (dev->caps.fw_ver >> 32), (int) (dev->caps.fw_ver >> 16) & 0xffff,
594                 (int) dev->caps.fw_ver & 0xffff, cmd_if_rev, cmd->max_cmds);
595
596         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
597         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
598         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
599         fw->catas_bar = (fw->catas_bar >> 6) * 2;
600
601         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
602                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
603
604         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
605         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
606         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
607         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
608
609         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
610
611         /*
612          * Round up number of system pages needed in case
613          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
614          */
615         fw->fw_pages =
616                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
617                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
618
619         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
620                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
621
622 out:
623         mlx4_free_cmd_mailbox(dev, mailbox);
624         return err;
625 }
626
627 static void get_board_id(u8 *vsd, char *board_id)
628 {
629         int i;
630
631 #define VSD_OFFSET_SIG1         0x00
632 #define VSD_OFFSET_SIG2         0xde
633 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
634 #define VSD_OFFSET_TS_BOARD_ID  0x20
635
636 #define VSD_SIGNATURE_TOPSPIN   0x5ad
637
638         memset(board_id, 0, MLX4_BOARD_ID_LEN);
639
640         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
641             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
642                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
643         } else {
644                 /*
645                  * The board ID is a string but the firmware byte
646                  * swaps each 4-byte word before passing it back to
647                  * us.  Therefore we need to swab it before printing.
648                  */
649                 for (i = 0; i < 4; ++i)
650                         ((u32 *) board_id)[i] =
651                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
652         }
653 }
654
655 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
656 {
657         struct mlx4_cmd_mailbox *mailbox;
658         u32 *outbox;
659         int err;
660
661 #define QUERY_ADAPTER_OUT_SIZE             0x100
662 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
663 #define QUERY_ADAPTER_VSD_OFFSET           0x20
664
665         mailbox = mlx4_alloc_cmd_mailbox(dev);
666         if (IS_ERR(mailbox))
667                 return PTR_ERR(mailbox);
668         outbox = mailbox->buf;
669
670         err = mlx4_cmd_box(dev, 0, mailbox->dma.da, 0, 0, MLX4_CMD_QUERY_ADAPTER,
671                            MLX4_CMD_TIME_CLASS_A);
672         if (err)
673                 goto out;
674
675         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
676
677         get_board_id((u8*)(outbox + QUERY_ADAPTER_VSD_OFFSET / 4),
678                      adapter->board_id);
679
680 out:
681         mlx4_free_cmd_mailbox(dev, mailbox);
682         return err;
683 }
684
685 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
686 {
687         struct mlx4_cmd_mailbox *mailbox;
688         __be32 *inbox;
689         int err;
690         u8 uar_page_sz = PAGE_SHIFT - 12;
691
692 #define INIT_HCA_IN_SIZE                 0x200
693 #define INIT_HCA_VERSION_OFFSET          0x000
694 #define  INIT_HCA_VERSION                2
695 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
696 #define INIT_HCA_X86_64_BYTE_CACHELINE_SZ        0x40
697 #define INIT_HCA_FLAGS_OFFSET            0x014
698 #define INIT_HCA_QPC_OFFSET              0x020
699 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
700 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
701 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
702 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
703 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
704 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
705 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
706 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
707 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
708 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
709 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
710 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
711 #define INIT_HCA_MCAST_OFFSET            0x0c0
712 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
713 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
714 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
715 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
716 #define INIT_HCA_TPT_OFFSET              0x0f0
717 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
718 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
719 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
720 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
721 #define INIT_HCA_UAR_OFFSET              0x120
722 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
723 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
724
725         mailbox = mlx4_alloc_cmd_mailbox(dev);
726         if (IS_ERR(mailbox))
727                 return PTR_ERR(mailbox);
728         inbox = mailbox->buf;
729
730         memset(inbox, 0, INIT_HCA_IN_SIZE);
731
732         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
733 #if defined(_AMD64_)
734         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) = INIT_HCA_X86_64_BYTE_CACHELINE_SZ;
735 #endif
736
737 #if defined(__LITTLE_ENDIAN)
738         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
739 #elif defined(__BIG_ENDIAN)
740         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
741 #else
742 #error Host endianness not defined
743 #endif
744
745         if (g.mod_interrupt_from_first) {
746                 // Bit 30,31 tell the moderation method, 0 default, 1 from first packet
747                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 30);
748         }
749
750         /* Check port for UD address vector: */
751         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
752
753         /* Enable QoS support if module parameter set */
754         if (g.mod_enable_qos)
755                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
756
757         /* Enable IPoIB checksumming if we can: */
758         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
759                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
760
761         /* QPC/EEC/CQC/EQC/RDMARC attributes */
762
763         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
764         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
765         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
766         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
767         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
768         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
769         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
770         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
771         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
772         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
773         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
774         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
775
776         /* multicast attributes */
777
778         MLX4_PUT(inbox, param->mc_base,         INIT_HCA_MC_BASE_OFFSET);
779         MLX4_PUT(inbox, param->log_mc_entry_sz, INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
780         MLX4_PUT(inbox, param->log_mc_hash_sz,  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
781         MLX4_PUT(inbox, param->log_mc_table_sz, INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
782
783         /* TPT attributes */
784
785         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
786         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
787         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
788         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
789
790         /* UAR attributes */
791
792         MLX4_PUT(inbox, uar_page_sz, INIT_HCA_UAR_PAGE_SZ_OFFSET);
793         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
794
795         err = mlx4_cmd(dev, mailbox->dma.da, 0, 0, MLX4_CMD_INIT_HCA, 10000);
796
797         if (err)
798                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
799
800         mlx4_free_cmd_mailbox(dev, mailbox);
801         return err;
802 }
803
804 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
805 {
806         struct mlx4_cmd_mailbox *mailbox;
807         u32 *inbox;
808         int err;
809         u32 flags;
810         u16 field;
811
812         if ( mlx4_is_barred(dev) )
813                 return -EFAULT;
814         
815         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
816 #define INIT_PORT_IN_SIZE          256
817 #define INIT_PORT_FLAGS_OFFSET     0x00
818 #define INIT_PORT_FLAG_SIG         (1 << 18)
819 #define INIT_PORT_FLAG_NG          (1 << 17)
820 #define INIT_PORT_FLAG_G0          (1 << 16)
821 #define INIT_PORT_VL_SHIFT         4
822 #define INIT_PORT_PORT_WIDTH_SHIFT 8
823 #define INIT_PORT_MTU_OFFSET       0x04
824 #define INIT_PORT_MAX_GID_OFFSET   0x06
825 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
826 #define INIT_PORT_GUID0_OFFSET     0x10
827 #define INIT_PORT_NODE_GUID_OFFSET 0x18
828 #define INIT_PORT_SI_GUID_OFFSET   0x20
829
830                 mailbox = mlx4_alloc_cmd_mailbox(dev);
831                 if (IS_ERR(mailbox))
832                         return PTR_ERR(mailbox);
833                 inbox = mailbox->buf;
834
835                 memset(inbox, 0, INIT_PORT_IN_SIZE);
836
837                 flags = 0;
838                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
839                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
840                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
841
842                 field = (u16)(128 << dev->caps.ib_mtu_cap[port]);
843                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
844                 field = (u16)dev->caps.gid_table_len[port];
845                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
846                 field = (u16)dev->caps.pkey_table_len[port];
847                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
848
849                 err = mlx4_cmd(dev, mailbox->dma.da, port, 0, MLX4_CMD_INIT_PORT,
850                                MLX4_CMD_TIME_CLASS_A);
851
852                 mlx4_free_cmd_mailbox(dev, mailbox);
853         } else
854                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
855                                MLX4_CMD_TIME_CLASS_A);
856
857         return err;
858 }
859 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
860
861 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
862 {
863         if ( mlx4_is_barred(dev) )
864                 return -EFAULT;
865         
866         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000);
867 }
868 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
869
870 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
871 {
872         return mlx4_cmd(dev, 0, 0, (u8)panic, MLX4_CMD_CLOSE_HCA, 1000);
873 }
874
875 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
876 {
877         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
878                                MLX4_CMD_SET_ICM_SIZE,
879                                MLX4_CMD_TIME_CLASS_A);
880         if (ret)
881                 return ret;
882
883         /*
884          * Round up number of system pages needed in case
885          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
886          */
887         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
888                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
889
890         return 0;
891 }
892
893 int mlx4_NOP(struct mlx4_dev *dev)
894 {
895         /* Input modifier of 0x1f means "finish as soon as possible." */
896         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100);
897 }